Verilog的基本表示法（详解）

 一、前言

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其实，C语言和Verilog两个就像哥哥和弟弟一样，所以Verilog继承了哥哥很大一部分的优点，这也就意味着，它与C哥相同点颇多，像数据类型和运算符等等。

 （运算符：Verilog中的运算符（包含介绍 对比 易错点）-优快云博客）

     在Verilog中，我们的数据类型有19种之多，最常用的有四种（reg型；wire型；interger型；parameter型），其中包含从语言中出现的常量和变量。
今天我们主要讲述，常量中的整数。

 它有与C语言一模一样的进制，有与C语言一模一样的进制转换，所以在这不多赘述，

（ 详见：C语言 和 数字电路设计 中的整数的进制转换-优快云博客。）
     我们主要讲述一下两者的不同，verilog的特殊点：

   二、不同点：x & z

       除了在C语言和数字电路中用的0（低电平）和1（高电平）以外，verilog还多加了两个状态，x和z : 因为Verilog是一种硬件描述语言，它与电路的结构和测试有关，所以需要这两种输入的状态可能情况。

x：不定状态，可为0，同时也可为1;
z：高阻状态，相当与电路中的电阻无限大，呈现断路状态。
（为了方便与字母z进行区分，也可表示成“