fpga系列 HDL：Quartus II 下载安装+modelsim_ase仿真+RTL-Viewer+Optimization Advisor+逻辑锁定+SignalTap

原创已于 2025-01-21 18:16:07 修改 · 714 阅读

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#fpga开发

于 2024-12-23 15:00:00 首次发布

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安装

解压后运行setup.bat

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新建项目与简单使用

新建项目与简单使用参考：Quartus II 简明教程

modelsim_ase仿真

选择 \altera\13.0sp1\modelsim_ase\win32aloem或C:\altera\13.1\modelsim_ase\win32aloem\

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可选（生成vt模板）

在这里插入图片描述

修改.vt文件

修改.vt文件，以下为IDE自动根据.v文件生成的

`timescale 1 ps/ 1 ps
module nocdc_vlg_tst();
// constants                                           
// general purpose registers
reg eachvec;
// test vector input registers
reg async_signal;
reg clk_dst;
// wires                                               
wire sync_signal;

// assign statements (if any)                          
nocdc i1 (
// port map - connection between master ports and signals/registers   
	.async_signal(async_signal),
	.clk_dst(clk_dst),
	.sync_signal(sync_signal)
);
initial                                                
begin                                                  
// code that executes only once                        
// insert code here --> begin                          
                                                       
// --> end                                             
$display("Running testbench");                       
end                                                    
always                                                 
// optional sensitivity list                           
// @(event1 or event2 or .... eventn)                  
begin                                                  
// code executes for every event on sensitivity list   
// insert code here --> begin                          
                                                       
@eachvec;                                              
// --> end                                             
end                                                    
endmodule