PV系统课 | 00. 基于规则的物理验证

物理验证（Physical Verification，简称PV）是后端（包括数字后端和模拟版图）流程中最重要的步骤之一，直接决定着整个芯片项目的成败，不能有丝毫马虎和侥幸心理。PV是基于固定规则进行，而这些规则除了少数Design House有能力定制开发，其它大部分是Fab厂开发出来的。Fab厂的任务是通过EDA仿真以及流片实验来确保规则的必要性和完整性。

要理解物理验证规则约束的源头，必须要先了解芯片制造工艺。下图是其中最关键的光刻步骤的示意图，其中的Photomask（光掩模版）上各种图案组合就是从GDS文件提取转化出来的。这些图案需要满足一定的规则约束，才能确保光刻出来的真实存在晶圆上的器件和绕线符合设计的功能和性能要求。

光刻工艺示意图

即便如此，在设计工具中看到的图案，与真是生产出来的图案还是会有差别，参考下图（有点夸张）。所以，从根本上讲，物理验证中的DRC规则反映是光刻工艺的物理限制。

理想和现实之间的差距

由此可见，随着工艺尺寸越来越小，越来越接近光刻工艺生产的物理极限，所需要确保的规则约束也自然会越多，从下图可以看出这种明显的趋势。当然，规则数量的增加不仅仅是因为尺寸的缩小，也有其它因素，比如FinFET结构的发明，极紫外光刻（EUV）技术和多重曝光技术的引入等等。

DRC复杂度和工艺尺寸的关系

可以想象的是，随着芯片越来越先进，工艺规则数量越来越多，设计的复杂度和集成度越来越高，用户对物理验证EDA工具的要求也会更高。Calibre从实力地位出发，是几乎所有Fab厂进行工艺开发默认支持的PV验证工具。老本之后一系列课程内容，都会基于Calibre和与之配套的SVRF规则来展开。

物理验证的一般流程如下：

（1）Merge IP GDS

（2）Dummy Insertion (BEOL & FEOL)

（3）Merge Dummy GDS

（4）DRC检查（包括Density检查）

（5）Antenna检查

（6）LVS/ERC检查

（7）ESD/Latchup检查

（8）封装规则要求检查（wirebond或者flipchip）

（9）其它特殊布局布线要求检查（e.g: 关键模拟走线，高速数字走线等）

（10）LVL检查（做ECO时需要）

本课程后续会给出执行的细节以及具体的脚本，让初学者能够快速入门，可以直接上手做项目。