modelsim 自动化 独立仿真vivado ip核工程

最新推荐文章于 2024-04-30 15:22:55 发布
最新推荐文章于 2024-04-30 15:22:55 发布
阅读量377 收藏 4
点赞数
分类专栏： Modelsim仿真
原文链接：http://blog.youkuaiyun.com/weixin_40377195/article/details/105606720
版权
本文介绍了如何在Xilinx的Vivado环境下实现独立于Vivado的自动化仿真，通过详细步骤和配置修改，使得在使用modelsim进行FPGA仿真时能大幅提高效率，特别适用于复杂的图像算法仿真。作者分享了从启动行为仿真到修改配置文件的全过程，并提供了相关软件版本和资源链接。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

1.简述

自动化的独立仿真提高FPGA的仿真效率，加快FPGA开发。初学时使用Altera的FPGA，独立仿真带ip核的工程时，还能自己添加IP核的仿真文件实现。但是后来转到xilinx，好像没有办法独立仿真，只能和vivado联合仿真，这效率太低，特别是仿真复杂的图像算法时，人都要都疯了。不过。我细致研究下了，可以实现自动化仿真，还是独立仿，真香！

2.准备

下面只是参考，实际按自己实际来做。

1）vivado2019.1+modelsim2019.2。想要安装包 :

xilinx vivado 百度云分享 vitis vivado 2019.2 2019.1 2018.3 2018.2 2017.4 （包含license）；
modelsim 仿真软件 百度云分享 modelsim se 10.7 10.6d 10.6c 10.5 10.4

2）modelsim 编译好vivado的库。还没有编译的，请看我另一篇博客: vivado2018.3 与modelsim联合仿真

3) 准备好工程，包括testbench和测试工程

在这里插入图片描述

4）修改设置，

在这里插入图片描述


在这里插入图片描述

3.启动行为仿真

1）从vivado启动

在这里插入图片描述

2）vivado自动在工程目录下生成下面的目录和文件，红框中就是我们需要改的

在这里插入图片描述

3）修改tb_sim_wave.do文件，把模块信号添加到波形显示

在这里插入图片描述

4）修改tb_sim_simulate.do文件，这个文件我只修改了仿真时间。可以看出这个do文件调用了tb_sim.udo，这个文件应该可以用户自己添加，具体我现在也不知道，明白了以后再来分享。

在这里插入图片描述

5）修改修改tb_sim_compile.do文件，这个文件最后一行时 quit ，把这行注释掉或者删除，添加 do tb_sim_simulate.do 命令。

在这里插入图片描述

6）在modelsim 命令框输入 do tb_sim_compile.do ，就可以独立并且自动化仿真了。

在这里插入图片描述

7）以后就可以直接双击simulate.bat文件启动modelsim，这儿要记得输入 do tb_sim_compile.do 这个命令，而不是 do tb_sim_simulate.do。

在这里插入图片描述

8）.bat文件无法启动modelsim问题请看：

modelsim自动化仿真 运行.bat闪退问题

4.总结

这个是自己摸索出来的，有问题或者有更好的建议希望多多交流！！！

Modelsim独立仿真Vivado Clocking Wizard IP Core
qq_43416206的博客
03-26 657
在使用Vivado自带的仿真软件仿真的时候，相对于更优秀的仿真工具Modelsim，效率低了很多，为了更高效的开发，我尝试着用Vivado级联Modelsim仿真，但是级联后还是有一些不方便，所以我便直接使用Modelsim独立仿真，但是对于IP Core的话，就需要添加Vivado IP Core的库文件，本人查阅了很多资料，最终实现了使用Modelsim仿真Vivado Clocking Wizard IP Core，软件版本，Vivado 2017.3、Modelsim SE10.4。
在Modelsim中独立调用Vivado的PCIE IP核仿真测试的方法
qq_33300585的博客
12-02 954
在Modelsim中独立调用Vivado的PCIE IP核仿真测试的方法
用modelsim仿真时调用xilinx vivado IP
hugewave的专栏
12-12 4312
用modelsim仿真时调用xilinx vivado IP 以modelsim se-64 10.5 和vivado 2017.4为例说明这个配置过程。 1、首先生成可以被modelsim 调用的库 Windows à所有程序àxilinx design toolsàISE Design Toolsà64-bit ToolsàSimulation Library Com… 本人mod...
Modelsim 仿真带有 ip 核的工程
weixin_53440607的博客
04-30 1008
将 rtl 代码和 testbench 文件添加到工程，同时也需要添加仿真库文件和 ip 核文件。我这里添加了 altera_mf.v 其文件处于 Quartus 安装文件夹下 \quartus\eda\sim_lib 中，还有 ip 核文件 fifo_matrix.v，以及自己的代码 matrix.v，tb_matrix。参考正点原子开发指南，以生成 3*3 矩阵算法调用 fifo ip 核 为例，讲解如何不需要在 Quartus II 中创建工程直接使用 Modelsim 仿真，增加仿真效率。
modelsim 独立仿真 Xilinx IP核
瘦子
10-18 3444
我Xilinx仿真一直是在vivado上做的，没有什么问题，现在做一个比较负责的程序，vivado自带的仿真就感觉不太好用了。自己从网上搜了很多关于modelsim仿真的资料，终于仿真成功了。现在总结一下，方便自己，也方便大家。 第一步：在vivado上建立自己工程文件，实现自己设计的功能模块及IP核。综合通过没有问题。 第二步：在设计中有用到IP核，就要先在vivado中编译IP核到models...
Modelsim独立仿真
qq_44583578的博客
05-05 425
在学习FPGA过程中肯定少不了仿真验证，但是Quartus自带的仿真调用起来非常麻烦，所以需要使用Modelsim独立仿真。那么问题来了，使用IP核的时候在独立仿真的时候需要先编译Altera的IP核，如何操作？
modelsim仿真vivado ip核方法
cigarliang1的博客
03-20 7917
对应modelsim工程案例： 生成仿真库 首先，使用vivado生成仿真库文件 本文以仿真fifo ip核和clk_wiz ip核为例，介绍如何使用modelsim仿真。 会使用生成的unisims_ver和simprims_ver库文件 生成ip核 使用vivado生成相应的ip核。Ip核中会使用相应的*_sim_netlist.v文件。 Testbench文件 写出相应的tb文件，另存为tb_fifo.v文件，如下： /// `...
使用Modelsim独立仿真Altera IP核
07-06
使用 Modelsim 独立仿真 Altera IP 核 本文将详细介绍如何使用 Modelsim 独立仿真 Altera IP 核，避免了在 Quartus 中调用 Modelsim 时重复编译库的缺点，并且可以直接在 Modelsim 中进行操作，不再依赖于 Quartus...
modelsim独立仿真vivado工程
qq_42694831的博客
12-17 4345
由于现有笔记本带不动vivado自带的仿真工具，所以只能退而求其次，尝试用modelsim来仿真vivado工程。碰到这种软件问题，期间心酸，懂者自懂。故在此分享经验，以防不时之需，毕竟好记性不如烂笔头。由于笔者入坑FPGA才四月有余，对各方各面的理解不是很透彻，部分知识点也是一知半解不敢肯定，所以也欢迎大家批评指正、共同进步。 1、首先需要用modelsim编译xilinx库。该步骤在vivado中进行。笔者vivado版本是2019.1，modelsim版本是10.7。需注意的是，modelsim与v
modelsim仿真ip核
qq_41776667的博客
04-14 5496
    我们之前介绍了如何使用Modelsim SE进行仿真和利用do文件的仿真方法，但是其中待仿真的模块是我们自己编写的Verilog模块，但是在实际工作中，我们的设计中会经常用到FPGA厂商给我们提供的现成模块—IP核，这些模块我们看到不到源代码，只知道I...
modelsim和quartus联合仿真PLL FIFO等IP核
weixin_45637597的博客
07-21 730
modelsim和quartus联合仿真pll 、fifo IP核测试
modelsim仿真vivado IP核（PLL为例）
weixin_51236955的博客
09-01 1430
运行run_simulation.bat文件。在vivado中创建IP核。
使用modelsim-SE版本仿真altera带ip核的TB文件
weixin_48086808的博客
09-12 477
# 使用modelsim-SE版本仿真altera带ip核的TB文件
VIVADO仿真
ed25137667的博客
12-28 1091
vivado仿真可以使用vivado单独仿真，也可以利用第三方软件（常用的modelsim）进行联合仿真，一般来说，vivado自带仿真可以满足小工程的仿真，对于一些特殊应用，如如需要看模拟波形，大量的图像算法仿真还是可以用modelsim，vivado自带仿真存在许多bug，在小工程看不太出来。vivado建立完工程后，可以在source文件夹下添加仿真文件。VIVADO自带仿真用法。
modelsim altera_Vivado联合modelsim仿真
weixin_39542608的博客
11-20 371
欢迎FPGA工程师加入官方微信技术群点击蓝字关注我们FPGA之家-中国最好最大的FPGA纯工程师社群ModelsIm是FPGA仿真中最常见的软件之一。可以单独利用Modelsim来仿真或者通过开发工具调用来联合仿真。至于用哪一种方法呢？那就取决于个人的喜好了，经过一段时间的对比，目前我比较趋向于利用开发工具联调来仿真。主要有以下优势：联调仿真分析，操作简单。你几乎不需要手动敲Tcl指令就...
FPGA开发技巧备忘录——modelsim独立仿真vivado平台工程
gzy0506的博客
02-20 6168
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 FPGA开发技巧备忘录——modelsim独立仿真vivado平台工程前言modelsim vivado 支持版本modelsim 编译库及连接库modelsim仿真脚本某些个别IP找不到库文件怎么办 前言 如果只是纯的.v文件仿真那很容易操作，主要是涉及到IP核，那么就必须要对vivado的IP核的库文件进行编译和添加了，难点也在于此 modelsim vivado 支持版本 关于版本对应，目前使用的vivado2018.2对应的mod
verilog学习笔记（1） vivado 仿真小例子
姚家湾博客
03-06 2703
使用verilog 逻辑设计，有一个重要的环节是仿真。要实现仿真，需要两个verilog 模块，一个是需要仿真的模块，另一个是用于测试的模块，为被测试模块的某些输入提供设置值和注入数据或者时钟。 一个反向模块invert module invert( input in, output out ); assign out = ~in; endmodule 测试模块（testbench.v) module testbench( ); // testbench 时钟信号 reg clk = .
同一个仿真集set_1下多个并行的仿真文件，如何做到单独仿真各个模块呢？
CDCL19_220327的博客
07-29 1551
在vivado系统中多个独立并行的仿真文件，如何进行单独仿真呢？本人之前的帖子“Vivado环境下多个并行的仿真测试文件如何支持单独仿真？https://blog.youkuaiyun.com/CDCL19_220327/article/details/125802252?spm=1001.2014.3001.5501 ”中讲到过类似的问题，我们推荐的方法是利用多个仿真集进行单独仿真。本帖再进一步讨论一下，在单个仿真集中，如何利用“顶层模块”设置的方法对多个并行仿真文件进行单独仿真...
modelsim添加vivado ip核
最新发布
03-01
### 如何在 ModelSim 中添加 Vivado IP 核 为了成功地将来自 Vivado 的 IP 核集成到 ModelSim 进行仿真，需遵循一系列特定的操作步骤来确保两者之间的兼容性和正确设置。 #### 准备工作 确保已安装并配置好 Vivado 和 ModelSim 工具环境。对于 FPGA 设计而言，通常会有一个典型的设计流程[^1]，其中涉及多个阶段的工作，包括但不限于综合、实现以及最终的比特流生成前的功能验证。 #### 创建和导出 IP 核 当利用 Vivado 开发工具创建所需的 IP 核时，比如 DDR3 控制器或任意类型的 RAM 模块，可以通过 Out-of-Context (OOC) 方式提前对其进行单独编译与优化[^3]。一旦完成了 IP 核的设计及其 OOC 综合过程，则可将其导出以便后续用于其他项目或是不同平台上的测试环境中。 #### 导入至 ModelSim 并建立连接 为了让 ModelSim 能够识别由 Vivado 所产生的 IP 核文件，在启动 ModelSim 后应按照以下方法操作： - **设定库路径**：通过 `vlib` 命令新建一个目标存储位置，并运用 `vmap` 将其映射给指定名称的空间；这一步骤是为了让 ModelSim 知道去哪里查找新加入的组件。 ```bash vlib work vmap my_ip_lib ./path/to/ip_library/ ``` - **编译 Verilog 文件**：采用 `vlog` 或者针对 VHDL 使用相应的命令加载从 Vivado 获取来的源代码及任何关联的支持文档。注意要特别处理那些作为黑箱模块存在的部分，它们可能不需要实际的内容解析而是仅声明接口定义即可。 ```bash vlog -work my_ip_lib path_to_verilog_files/*.v ``` - **实例化顶层实体**：编写一段简单的测试程序用来调用所导入的 IP 核。这里可以参照官方提供的模板来进行修改调整以适应具体的实验需求。例如，如果是在 Verilog 下面则可能是这样的形式： ```verilog module tb_top; reg clk, rst_n; initial begin $dumpfile("wave.vcd"); $dumpvars(0, tb_top); // Reset sequence rst_n = 0; @(posedge clk); #2 rst_n = 1; // Add your test vectors here // Finish simulation after some time #1000 $finish; end always #5 clk = ~clk; // Instantiate the IP core with appropriate parameters blk_mem_gen_0 uut ( .clka(clk), .ena(1'b1), .wea(1'b0), .addra({addr_width{1'b0}}), // Replace addr_width accordingly .dina('b0), .douta() ); endmodule ``` 上述过程中提到的某些参数如地址宽度 (`addr_width`) 需依据实际情况替换为具体数值。此外，由于直接运行 Vivado 内置仿真的效率较低且存在资源占用过高的风险[^2]，因此推荐使用这种方式借助外部更高效的模拟器执行更为复杂的场景分析。 #### 测试与调试 最后便是运行整个工程并对结果进行评估。如果有错误发生，可以根据报错提示逐步排查直至解决问题为止。在整个开发周期里不断迭代改进直至满足预期功能表现。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值