一周掌握FPGA Verilog HDL语法 day 6

思考题实例运用

1）以下给出了一个填空练习，请将所给各个选项根据电路图，填入程序中的适当位置

参考答案：

module AOI(A,B,C,D,F); 
    input A,B,C,D; 
    output F; 
    assign F = ((A&B)&(C&D)); 
endmodule

2〕在这一题中，我们将作有关层次电路的练习，通过这个练习，你将加深对模块间调用时，管脚间连接的理解。假设已有全加器模块FullAdder,若有一个顶层模块调用此全加器，连接线分别为W4，W5，W3，W1和W2。请在调用时正确地填入I/O的对应信号。

参考答案：

module Top... ;
      FullAdderFA( .Sum(W1), //W1 
      .Cout(W2),//W2 
      .Cin(W3), //W3 
      .A(W4), //W4 
      .B(W5)); //W5 
endmodule

3)下面这道题是一个测试模块，因此没有输入输出端口，请将相应项填入合适的位置。

参考答案：

module TestF