1、一些reg变量没有赋初值,比如clk;或clk没有加激励,比如
initial
begin
clk = 0;
always#(period/2)
clk = ~clk;
end2、显示信号没有选择适当的进制

注意观察object中各变量的value值,这是在默认None的情况下输出的波形,看不出波形的情况。
修改进制步骤:
选择需要输出的变量,右键,选择Radix

选择需要的进制,使用较多的有二进制Binary和十六进制Hexadecimal

重新run,输出波形

3、对wave-default窗口进行调整,右上角的第二个可以将窗口放大缩小

还可以对坐标间隔进行调整,直到达到满意的显示效果


本文针对Verilog仿真过程中常见的三个问题提供了实用解决方案:1. 对未初始化的reg变量如clk进行正确设置;2. 调整信号的进制以改善波形显示效果;3. 自定义wave窗口以获得更佳的视觉体验。
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