数字 IC 技能拓展（32）基于 Verilog 代码的文件读写操作

新芯设计

于 2022-09-18 19:40:00 发布

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文章标签：数字 IC 验证 FPGA Verilog 仿真

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本文介绍如何在 Verilog 的 TestBench 中进行文件读写操作，以文本形式输出仿真数据，便于线下数据比对，提升数字 IC 验证的效率和自动化程度。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

正文

这是基于 Verilog 的一个 TestBench 测试文件，能够实现基于 Verilog 代码的文件读写操作，以文本的方式输出仿真数据，从而实现基于线下的数据比对，达到一个高效的、自动化的、自动定位的数字 IC 验证效果！

// ------------------------------
// SpyGlass/VCS/Verdi/DC
// Shell/Perl/Python/Makefile/TCL
// C/MATLAB/SV/UVM
// ------------------------------
 
// Verdi:
initial begin
	#500000;
	$finish(2);
end
initial begin
	$fsdbDumpfile("wave_000.fsdb");
	$fsdbDumpvars;
	$vcdpluson;
end
 
// Verdi(2d mem add wave):
initial begin
    $fsdbDumpfile("wave_000.fsdb");
    $fsdbDumpvars(0, "instance=", "testbench");
    $fsdbDumpMDA (0, "instance=", "testbench");
    #500000
    $fsdbDumpoff;

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