如何成为一名高级数字 IC 设计工程师（1-7）Verilog 编码语法篇：常数

新芯设计

于 2022-09-18 12:45:41 发布

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文章标签：数字 IC FPGA 芯片数字芯片芯片设计工程师

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本文介绍了Verilog中数字IC设计的基础知识，特别是Verilog电平表达的0/1/x/z状态及其含义，如未知态和高阻态。同时讲解了整数表达的四种形式：b/o/d/h，并详细阐述了整数的位宽、符号和基数的用法，包括有符号和无符号数的扩展和截取规则，以及负数的2的补码表示方式。对于数字IC设计工程师来说，掌握这些基础知识至关重要。

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// Verilog 的电平表达可以有四种形式：0/1/x/z
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0：低电平，Groud、False
1：高电平，Power，True
x：未知态。偏向于 reg（或者是寄存器通过线网连接出来的）。
比如说刚上电的时候很多寄存器都是 x 态，
通过复位之后才能够恢复到默认的稳定值；
比如说发生了未知的逻辑冲突（一个信号多个驱动），
信号无法到达一个确认的状态，也会变成 x 态
z：高组态。偏向于 wire。
比如说一个线网信号没有驱动（not connected/no input)。
比如说单独定义了一根没有输入输出的一根线。
值得注意的是，在十进制中不能使用x和z。
此外，z可以以？代替，在使用casez和casex的时候，为了便于理解，常用？代替z

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// Verilog 的整数表达可以有四种形式：b/o/d/h
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数值在 Verilog 中的表达如下：
"none/+/-" + "size" + "sign" + "base" + "num"。
这里，size sign base 都是可选的。
比如位宽为10的正数12：
size:10
sign:s(大写亦可)
base:b/o/d/h(大写亦可)
n