9、单比特STSRAMC LSA架构的缓存内存设计与功耗优化

单比特STSRAMC LSA架构的缓存内存设计与功耗优化

1. 电路基础原理

在电子电路中，NM2（即BTL和BTLBAR）存在关联。两个NMOS电流流动对串行锁存电路进行调节，电流与两个NMOS之间的微小变化会转化为显著的电压。同时，感测放大器信号（SAEN）持续利用NM3来启动感测过程。当SAEN被启用，输出节点发生转换时，运行电流开始流动；当锁定感测放大器切换时，该电流也会流动。之后，放大器中的电流流动会自动停止，并且在读取过程中，这个感测放大器不会消耗静态功率。此外，由于锁存的感测放大器不会专门驱动BTL和BTLBAR的高负载能力，锁定电路的电流流动受到限制。

2. 提出的架构

2.1 单比特STSRAMC VLSA架构

单比特STSRAMC VLSA架构由CWD、STSRAMC和VLSA组成，这三个电路通过位线相连。

2.2 单比特STSRAMC CLSA架构

单比特STSRAMC CLSA架构同样由CWD、STSRAMC和CLSA构成，它们之间也是通过位线连接。

3. 功耗降低技术

3.1 功耗降低睡眠晶体管技术

这是最广泛使用的功耗降低方法。睡眠晶体管过程包括：
1. 将VDD与PMOS电路中的上拉网络相连。
2. 将下拉网络连接到NMOS电路中的GND。

3.2 功耗降低睡眠堆叠技术

该技术通过将一个电流晶体管拆分为两个半尺寸的晶体管来产生堆叠效应。当这两个晶体管同时停用，它们之间产生的反向偏置会导致电流的亚阈值降低。

3.3 功耗降低双睡眠