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RSS订阅原创 vivado与modelsim联调
本次联调使用的是vivado2020.2与modelsim2020.4,也可以联调成功，相关配置如下链接：如若安装低版本modelsim,先卸载，在安装高版本modelsim。如若进度条卡住，则根据Tcl Consode的报错信息，进行修改代码，此类问题往往是因为代码错误造成的。以上操作无误后，则会自动弹开modelsim.如若 modelsim的控制台出现模型布置失败，如下图所示，一般问题出现在上方的蓝色报错或警告，修改完成后便可继续仿真。
2024-09-21 19:46:41
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原创 关于wm8978放音具有噪声和拖音的原因分析
由I2S总线可以看出，无论是FPGA采样wm8978输入的音频数据还是wm8978采样FPGA输出的音频数据 ，都是在LRC信号边沿变化后的第二个bclk的上升沿进行采样的，故对于提供数据的一方，必须在bclk的采样上升沿来之前提供完整的一位音频数据，一般会选择在采样bclk上升沿（如上图中的第二个绿色箭头所示）的前一个下降沿进行发送（如上图中的第一个绿色箭头所示），然后逐位均是如此，直至数据按位发送完毕。将上诉问题修改后（如下图所示），问题解决！
2024-03-30 10:55:27
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原创 以太网UDP模块误码问题反思
在调试以太网udp模块环回实验时遇到了很严重的误码问题，刚开始以为是代码问题，就仔细的查看了一下代码的逻辑，并且通过signaltap抓取的接收模块的rx_data的数据接收没有问题，接着并赋予发送模块特定的用户数据，发现网口调试助手也能正确的接收到我特定的用户数据，那么可以判断我的发送模块和接收模块都是没有问题的，但为什么两个模块结合起来就有问题呢？简单来说，就是当外部时钟接到fpga普通的IO口时，要配置成全局时钟网络，否则将会导致很多意想不到的bug出现，配置方法，调用ALTCLKCTRL核。
2024-03-09 10:05:41
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原创 sd卡读取图片时的开始扇区地址问题
图片的开始扇区地址是其物理地址，不是逻辑地址，原子讲解有误，详细见以下讲解：使用winhex查看SD卡文件的物理扇区地址_文件所在扇区-优快云博客
2024-01-19 10:49:47
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原创 关于vga_driver模块的data_req需提前vga_en输出使能一拍的问题
vga_driver模块向上层模块发送数据请求后，等待一个像素时钟周期，上层模块才能将像素点数据输送到vga_driver的pixel_data接口，故此时vga_en输出使能正好有效，则输入的pixel_data数据正好与输出的vga_rgb对齐，假设data_req没有提前一拍（如下图所示），即data_req和vga_en对齐，则前端会发送一个无效像素点数据（如1），后端会丢失一个像素点数据（如2）。由第二张图片的2，4，5可以看出，63F1h像素点数据并没有发出，进而说明以上问题。
2024-01-19 10:41:52
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空空如也
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