STA静态时序分析2——sdc exceptions约束总结

最新推荐文章于 2025-06-19 16:00:11 发布
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#后端

本文介绍了用于时序分析和优化的几个关键Verilog宏命令，如set_false_path用于设置无需时序检查的假路径，set_disable_timing用于打断cell内部的时序弧，set_case_analysis针对特定输入条件的时序检查，set_multicycle_path用于设定多周期路径，以及set_sense用于控制时钟在特定pin的传播。这些指令在设计流程中需谨慎使用，通常需要前端确认并避免不必要的风险。

set_false_path

语法：set_false_path -from pin/clk -to pin/clk -setup/hold 所有开关都是可选的，但至少要有一个from或to
用法：设置无需进行时序检查的路径，即假路径，这些路径的时序弧仍然存在并且会计算时序结果，只不过不进行报告和修复。通常包括某些不需要检查的IP端口、IO端口等，signoff前需要跟前端确认，而且最好尽量少用正则匹配，否则可能会设置了多余的路径导致PR工具没有进行修复违例很大，最后手修可太难了。

set_disable_timing

语法：set_disable_timing [get_cells XX] -from block_pin -to block_pin
用法：打断某个cell的两个pin之间的时序弧，所有经过这两个pin的路径都不会计算延迟也不会报告，所以这个指令比较危险，必须要前端明确确认之后使用。一般用于FLASH等两个不需要检查的端口之间。

set_case_analysis

语法：set_case_analysis 1/0 [get_pins XXX/X]
用法：用于某些IP只检查特定输入情况下的时序，比如插入scan chain的网表在scan mode只检查scan_enable为1的情况

set_multicycle_path

语法：set_multicycle_path int -setup/hold -start/end -from clk/pin-to clk/pin 其中-start是from高频时钟to低

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静态时序分析—set_sense
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set_sense 常见用法
静态时序分析（STA）基本概念
m0_61544122的博客
10-25 1984
静态时序分析中常见概念（fasle Path,multicycle path等）
区分set_sense和set_disable_timing
LRRRUI的博客
09-19 7495
*应用方法：**分频时钟的寄存器不与主时钟或者主时钟下的分频时钟有timing check，则可以使用set_sense -stop_propagation 在分频器定义的寄存器的CK pin上，cts阶段分频时钟单独长tree不与主时钟sink balnace，cts之后可以用remove_sense移出set_sense后做时序分析。​比如，选择器单元存在选择输入端到输出端的时序弧，但是设计中不存在通过该单元选择端口到输出端口的时序路径，这样可以通过屏蔽该时序弧，指导时序分析跳过包含该。
静态时序分析
Arist.
04-24 3277
1.什么是静态时序分析 静态时序分析是以一种非动态仿真的方式，来判断同步电路是否满足时序约束。有以下几个特点： 不需要产生激励向量； 只能验证各级触发器是否满足时序要求（能否被安全采样），而不能看逻辑功能是否实现； 分析速度远远大于动态仿真（后仿真）； 只能分析同步电路而不支持异步电路分析。而对动态仿真而言，只要设计好激励向量，测试用例，电路功能就可以被验证，而与是否同步无关； 动态仿真不可能完...
静态时序分析--时序约束
qq_44943193的博客
11-20 1793
同时创建时钟还需要设置时钟相关的其他基本信息，比如时钟源，时钟延时，时钟不确定性等，而升成时钟的优点则是自动继承主时钟的设置，无需额外设置，如下图生成时钟继承主时钟延迟的情况。而伪路径是针对时序路径并移除对应时序路径上的默认时序约束，而所有时序弧是一直有效的，如果与单元统一时序相关的书序路径有多余，而伪路径设置只作用于其中部分时序路径，那么时序工具默认还是会机选所有时序路径延时，只是对存在时序约束的时序路径进行时序性能评估，如下图。如下图，由于时钟1并不直接在设计中起作用，时钟1即为虚拟时钟。
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静态时序分析简明教程(五)]生成时钟的sdc约束方法
weixin_43698385的博客
11-06 5949
这篇文章中，我们讲解了如何根据源时钟，产生新时钟的SDC约束方法，通过multiply的方式使时钟倍频，通过divide的方式使时钟分频，通过-source的方式标识源时钟（老时钟），也可以通过-edge的方式对齐源时钟和生成时钟的边沿，此外我们还讨论了有关时钟相位偏移的sdc相关约束方法。
STA | 7. SDC是如何炼成的？Exception篇 - 附MCP电路实现方法及命令优先级实例
graymount的博客
05-13 1778
本篇继续讲述SDC中的各式各样的Exception，大体上可以分为“加严”和“放松”两种类型，如下面几个命令：##更严格## set_max_delay set_min_delay se...
synopsys-SDC第三章——时序分析与约束
sz_woshishazi的博客
02-02 3681
synopsys-SDC第二章——综合的基础知识前言一、静态时序分析（STA）二、约束在STA中的作用1.作为声明2.作为断言3.作为指令4.作为异常5.约束的变化三、STA常见问题1.无功能检查2.无声明检查3.要求正确4.常见错误四、延迟计算与STA五、时序路径1.起点与终点2.打断路径3.功能路径和时序路径、时序路径 前言 约束常和时序分析紧密相关，所以在学习约束前，先了解一下时序分析的知识 一、静态时序分析（STA） STA不依赖输入向量，分析电路拓扑并计算不同信号到达个点的时间窗口，并和要求
这一节学一学时序例外约束
笨蛋大乌龟的博客
06-05 5049
时序例外约束是什么？时序例外约束指的是约束这些路径在综合时不让工具去分析它们。时序例外约束包括：set_max_delay/set_min_delay；set_multicycle_path；set_false_path 等这类约束常见的形式如下图中所示：从图中可以看出，这类约束之间存在优先级的限制，同时约束本身也有优先级的存在。比如：一次执行下面两条约束，尽管第二条执行较晚，但是工具还是会认定第一天约束设定的15为clk1到clk2之间路径的max delay值。再比如：对图示路径一次进行如下四条时序例外
时序例外约束(falsePath/maxminDelay/multiCyc/pathMargin)
cy413026的博客
07-17 4066
通常情况下，两个同步的reg进行timing_check时，组合逻辑的delay必须在一个时钟周期内到达，才能满足建立时间的要求，但是在某些情况下，从一个寄存器输出到另外一个寄存器的data端需要不止一个cycle的时间，而且这又不影响逻辑的功能。但是当我们通过上述约束设置以后，launch clk的沿推到了T=30ns，因此，两个寄存器之间的组合逻辑delay的要求就放松到了30ns，这样的状态下，Tsu是容易满足的。从图中可以看出，这类约束之间存在优先级的限制，同时约束本身也有优先级的存在。
Set_path_margin 命令介绍
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weixin_44495082的博客
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（2）-through|-rise_through|-fall_through <through_list>，指定timing path的through point。（1）from|-rise_from|-fall_from <from_list>，指定timing path的start point。（3）-to|-rise_to|-fall_to <to_list>，指定timing path的end point。（4）-rise|-fall，只设置终点信号是上升沿或下降沿的时序路径为时序调整的路径。
逻辑互斥和物理互斥的约束
weixin_47349046的博客
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比如在如下电路中，由于 C1 C2 在 F3 F4 之间是有交互的，而在 F1 F2 之间，只能是 C1-C1 或者 C2-C2，不可能出现 C1-C2 或 C2-C1。如果两个 clock 定义在同一个端口上，那么这两个 clock 在物理层面就是不可能同时存在的，此时就需要声明成 physical exclusive。这时就需要在 MUX 的输出端创建两个 generated clock，然后声明成 physical exclusive。仔细讨论下逻辑互斥和物理互斥的区别。
SNPS Timing Constraints and Optimization学习记录
笨蛋大乌龟的博客
12-09 2531
使用set_max_delay或set_min_delay命令，可以用自己的指定的时间值覆盖默认的最大或最小时间。用上面的命令工具会忽略掉clock（lauch 和 capture edge）的关系，REGA到REGB 路径的延迟如果大于12 unit - setup ，path就认为违例了，就会报timing violation。是这么描述的，使用set_max_delay/set_min_delay指定的值覆盖默认的建立和保持时间。
创建DC时序约束文件
旺旺家族的传说
07-19 3780
时序约束 ###1. clock # 在设计之初 并不知道设计所能跑的时钟周期能有多小; 根据DC ICC 都是多次迭代 获得最优解的原则 ; 一开始先给自己的估计值; # 对于180nm 的库来说, 由于IO pad 的限制 , 最多能跑100Mhz左右 当然单独综合core 的频率会更大一些; #一开始 我们设置5ns 一开始紧一些 可以更快的获得 设计的时钟顶; # set clock constrians create_clock -period 5 [get_ports clk] set_dont
SDC命令详解：使用set_sense命令进行约束
前进，才知道自己的渺小
03-14 2680
SDC命令详解set_sense命令用于在时钟路径上存在非单调(Non Unate)单元时（比如异或门和同或门）设置时钟极性，如果想要移除极性设置，使用remove_sense命令。本文针对Design Compiler，但该命令同样存在于PrimeTime、IC Compiler等工具中，它们大致相同，略有差别（该命令是在SDC 2.1引入的，同时之前的set_clock_sense命令被废除）。
ISE环境下FPGA时序分析与约束方法详解
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