STA静态时序分析2——sdc exceptions约束总结

最新推荐文章于 2025-06-19 16:00:11 发布

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#后端

本文介绍了用于时序分析和优化的几个关键Verilog宏命令，如set_false_path用于设置无需时序检查的假路径，set_disable_timing用于打断cell内部的时序弧，set_case_analysis针对特定输入条件的时序检查，set_multicycle_path用于设定多周期路径，以及set_sense用于控制时钟在特定pin的传播。这些指令在设计流程中需谨慎使用，通常需要前端确认并避免不必要的风险。

set_false_path

语法：set_false_path -from pin/clk -to pin/clk -setup/hold 所有开关都是可选的，但至少要有一个from或to
用法：设置无需进行时序检查的路径，即假路径，这些路径的时序弧仍然存在并且会计算时序结果，只不过不进行报告和修复。通常包括某些不需要检查的IP端口、IO端口等，signoff前需要跟前端确认，而且最好尽量少用正则匹配，否则可能会设置了多余的路径导致PR工具没有进行修复违例很大，最后手修可太难了。

set_disable_timing

语法：set_disable_timing [get_cells XX] -from block_pin -to block_pin
用法：打断某个cell的两个pin之间的时序弧，所有经过这两个pin的路径都不会计算延迟也不会报告，所以这个指令比较危险，必须要前端明确确认之后使用。一般用于FLASH等两个不需要检查的端口之间。