(* KEEPER = “true“ *)

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#fpga开发 #开发语言 #Vivado #Xilinx #Verilog #KEEPE

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在Verilog中，KEEPE 是一个与综合优化相关的约束属性，用于防止综合工具对特定的信号或网络进行优化。

一、KEEPE 的作用

KEEPE 主要用于：

保留特定的信号或连线
防止综合工具优化掉重要的中间信号
便于调试和仿真
保持设计的层次结构

二、语法和使用方法

1. Verilog 属性语法

(* keep = "true" *) wire signal_name;
(* KEEPER = "true" *) reg reg_name;

2. 在信号声明中使用

module example (
    input clk,
    input [7:0] data_in,
    output [7:0] data_out
);

(* keep = "true" *) wire [7:0] intermediate_result;
(* KEEPER = "true" *) reg [3:0] debug_counter;

// 被KEEPE保护的信号不会被优化掉
assign intermediate_result = data_in + 8'h10;
always @(posedge clk) begin
    debug_counter <= debug_counter + 1;
    data_out <= intermediate_result;
end

endmodule

三、在不同工具中的实现

1. Xilinx Vivado 中的用法

(* keep = "true" *) wire debug_signal;
(* mark_debug = "true" *) wire [15:0] debug_bus;

// 或者使用XDC约束
set_property KEEP true [get_nets debug_signal]
set_property MARK_DEBUG true [get_nets debug_bus]

2. Intel Quartus 中的用法

(* altera_attribute = "-name KEEP ON" *) wire preserved_signal;
(* preserve *) reg preserved_reg;

3. 通用综合工具支持

(* keep *) wire signal1;          // 简写形式
(* keep = 1 *) wire signal2;      // 明确赋值
(* dont_touch *) wire signal3;    // 类似功能

四、实际应用场景

1. 调试信号保留

module processor (
    input clk,
    input rst,
    input [31:0] instruction,
    output [31:0] result
);

(* keep = "true" *) wire [31:0] pc_value;
(* keep = "true" *) wire [4:0] opcode;
(* keep = "true" *) wire [31:0] alu_result;

// 这些信号在综合后仍然可见，便于调试
assign pc_value = ...;
assign opcode = instruction[31:27];
assign alu_result = ...;

endmodule

2. 测试点插入

module digital_filter (
    input clk,
    input [11:0] adc_data,
    output [11:0] filtered_data
);

(* keep = "true" *) wire [11:0] raw_input;
(* keep = "true" *) wire [11:0] stage1_out;
(* keep = "true" *) wire [11:0] stage2_out;

assign raw_input = adc_data;
// 滤波器的各个阶段输出都被保留
fir_stage stage1 (.in(raw_input), .out(stage1_out));
fir_stage stage2 (.in(stage1_out), .out(stage2_out));
assign filtered_data = stage2_out;

endmodule

3. 层次边界保持

module top_level (
    input clk,
    input [7:0] a, b,
    output [7:0] y
);

(* keep = "true" *) wire [7:0] mult_result;
(* keep = "true" *) wire [7:0] add_result;

multiplier u_mult (.a(a), .b(b), .y(mult_result));
adder u_add (.a(mult_result), .b(8'h10), .y(add_result));
output_register u_reg (.clk(clk), .d(add_result), .q(y));

endmodule

五、与类似约束的比较

约束	功能	作用范围
KEEPE	防止网络被优化	连线/网络
KEEPER	防止寄存器被优化	寄存器
DONT_TOUCH	强约束，禁止任何优化	模块/实例
PRESERVE	保持层次结构	层次边界

六、高级用法

1. 条件性保留

`ifdef DEBUG
    (* keep = "true" *) wire [31:0] debug_signal;
`else
    wire [31:0] debug_signal;
`endif

2. 总线信号保留

(* keep = "true" *) wire [15:0] data_bus;
(* keep = "true" *) wire [7:0] address_bus;
(* keep = "true" *) wire control_bus;

3. 模块实例保护

(* dont_touch = "true" *) 
debug_module u_debug (
    .clk(clk),
    .data(debug_data),
    .status(debug_status)
);

七、实际工程建议

1. 选择性使用

// 只在需要调试的信号上使用
module data_path (
    input clk,
    input [63:0] data_in,
    output [63:0] data_out
);

// 关键路径信号
(* keep = "true" *) wire [63:0] pipeline_stage1;
(* keep = "true" *) wire [63:0] pipeline_stage2;
(* keep = "true" *) wire [63:0] pipeline_stage3;

// 控制信号
(* keeper = "true" *) reg [2:0] state_reg;
(* keeper = "true" *) reg [7:0] counter_reg;

endmodule

2. 调试模块设计

module system_on_chip (
    input clk,
    input rst,
    input [31:0] config_data,
    output [31:0] status
);

// 调试总线
(* keep = "true" *) wire [127:0] debug_bus;

// 各个模块连接到调试总线
cpu u_cpu (.clk(clk), .rst(rst), .debug(debug_bus[31:0]));
dma u_dma (.clk(clk), .rst(rst), .debug(debug_bus[63:32]));
memory u_mem (.clk(clk), .rst(rst), .debug(debug_bus[127:64]));

endmodule