1.2.6 function与时序电路组合

本文探讨了在Verilog中function的使用规则,包括不能包含事件控制语句和启动任务等限制。接着讨论了如何将function与触发器电路结合,用于描述组合电路。文章重点介绍了基于算法视角的时序优化,包括累加拆解、累乘拆解和函数嵌套模式拆解,以及如何通过插入寄存器实现流水线设计以提高工作频率。最后,提到了将函数转换为通用电路描述的方法。

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1.function的用法

1.function(函数),其目的是返回一个用于表达式的值
其标准写法如下:

function <返回值的类型或范围> (函数名)<端口说明语句>        //例:input XXX;
	<变量类型说明语句>    //例:reg YYY;
	begin
		<语句>
		......
		函数名 = ZZZ;     //函数名就相当于输出变量
	end
endfunction

2.函数的使用规则:

(1)函数的定义不能包含有任何的事件控制语句,即任何用wait,#,@来标识的语句。
(2)函数不能启动任务(task)。
(3)定义函数时至少要有一个输入参量。
(4)在函数的定义中,必须有一条赋值语句给函数中的一个内部变量赋以函数的结果值,该内部变量具有和函数名相同的名字。
(5)如果描述语句是可综合的,则必须所有分支均赋值,不允许存在不赋值的情况,只能按照组合逻辑方式描述。

3.从函数返回的值:函数的定义蕴含声明了与函数同名的、函数内部的寄存器。若在函数的声明语句中<返回值的类型或范围>为默认,则这个寄存器是一位的;否则是与函数声明语句中一致的寄存器。
函数的定义把函数返回值所赋值寄存器的名称初始化为与函数同名的内部变量。

4.函数的调用:函数的调用是通过将函数作为表达式中的操作数来实现的,其中函数名作为确认符。调用格式如下:

<函数名> (表达式);
result = factorial(n);

2.function与触发器电路结合

1.电路功能:function本身描述的组合电路,赋值给某个触发器。
2.电路划分:1.函数部分,这部分是纯组合电路实现;2.D触发器部分;整体可抽象成:out=fx(a,b,…,n),描述伪代码格式为:

module ab_circult #(parameter N = 1) (
input clk,
input rst,
input a,
input b,
...
input n,
output reg [N-1:0
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