Vivado中差分时钟的配置方法

最新推荐文章于 2025-04-21 21:23:06 发布
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分类专栏： Vivado使用技巧 文章标签： FPGA Vivado Verilog
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本文介绍了如何在Vivado2016.4中配置Genesys2开发板的内置差分时钟IP核。首先，通过用户手册了解开发板时钟特性，然后详细步骤演示了添加时钟IP核、配置PLL选项和输出时钟参数，最后展示了生成时钟IP核后的查看与调用方法，强调了阅读开发手册的重要性。

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由于开发板DIGILENT Genesys2 的开发手册中说明了自带的时钟IP核为差分时钟，所以研究了下Vivado中差分时钟的配置方法。

文章目录

1.Genesys2开发板用户手册中对内置时钟的说明

1.首先，我在DIGILENT Genesys2 的页面中下载了用户手册，其中对于此开发板的时钟是这样说明的：在这里插入图片描述
说明中，有两处画红色横线的部分值得注意：
第一句的意思是：一个200MHz的LVDS差分振荡器连接到bank33上面的MRCC GPIO引脚，位置为AD12/AD11。
第二句的意思是：第二个振荡器输出差分LVDS 135MHz时钟，该时钟由MGTREFCLK引脚进入FPGA。它连接到专用于千兆位收发器的时钟原语，并用于DP显示端口设计。（暂时不理解，以后明白了再讨论吧。）
2.因此，可以发现：此开发板的第一个(Primary)输入

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