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RSS订阅原创 静态时序分析之恢复时间recovery time和撤销时间removal time
1、概念同步电路中，输入数据需要与时钟满足setup time和hold time才能进行数据的正常传输，防止亚稳态；类似的，对于一个异步复位寄存器来说，置位和复位信号同样需要和时钟满足recovery time和removal time才能有效进行置位和复位操作。recovery time：恢复时间。撤销复位时，恢复到非复位状态的电平必须在时钟有效沿到来之前的一段时间到来，才能保证时钟能有效恢复到非复位状态，此段时间为recovery time。removal time：撤销时间。撤.
2020-05-27 19:27:16
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原创 静态时序分析之时序收敛技巧（Xilinx FPGA）
文档参考：ug903：vivado-using-constraints.pdfug945:vivado-using-constraints-tutorial.pdfug949:vivado-design-methodology.pdf1、代码风格推荐使用Xilinx language templates的代码块，这里的代码能够综合出正确且结构简洁的电路，包括移位寄存器，乘法，复数乘法，FIR滤波器等，凡是涉及到的模块尽量使用官方写法。模块的输出最好是使用寄存器输出，有助于降低路径延.
2020-05-21 20:12:16
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原创 静态时序分析之建立时间setup time和保持时间hold time
1、概念：建立时间（Tsu：set up time） 是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被稳定的打入触发器，Tsu就是指这个最小的稳定时间。保持时间（Th：hold time） 是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被稳定的打入触发器，Th就是指这个最小的保持时间。触发器延迟时间（Tco：CLK-to-Q dealy of FF） 触发器输出的响应时间
2020-05-21 19:29:42
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原创 XILINX DDR4 SDRAM（MIG）笔记2(基于VU9P FPGA)
XILINX DDR4 SDRAM（MIG）笔记1(基于VU250 board)https://blog.youkuaiyun.com/linpeng_9527/article/details/105451043一句话：使用以下配置，保证你的IP直接上板能work，不用仿真！！！欢迎点赞FPGA型号：Xilinx VU250 boardIP版本：V2.2数据手册：https://www.xil...
2020-04-18 13:07:50
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原创 XILINX DMA/Bridge Subsystem for PCI Express （XDMA）笔记2(基于VU9P FPGA)
XILINX DMA/Bridge Subsystem for PCI Express （XDMA）笔记1(基于VU250 board)https://blog.youkuaiyun.com/linpeng_9527/article/details/105448871一句话：使用以下配置，保证你的IP直接上板能work，不用仿真！！！欢迎点赞FPGA型号：Xilinx vu9p-flgb2104-2l...
2020-04-18 12:11:45
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原创 DDR频率及带宽
开门见山1、核心频率内存Cell阵列(Memory Cell Array，即内部电容)的刷新频率，它是内存的真实运行频率。受物理材料的极限限制，内存颗粒的核心频率一直在133MHz~200MHz之间徘徊。DDR 266、DDR2 533、DDR3 1066、DDR4 2133核心频率为133MHz；DDR 333、DDR2 667、DDR3 1333、DDR4 2666核心频率...
2020-04-11 15:40:07
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原创 XILINX DDR4 SDRAM（MIG）笔记1(基于VU250 board)
一句话：使用以下配置，保证你的IP直接上板能work，不用仿真！！！欢迎点赞FPGA型号：Xilinx VU250 boardIP版本：V2.2数据手册：https://www.xilinx.com/support/documentation/ip_documentation/ultrascale_memory_ip/v1_4/pg150-ultrascale-memory-ip.pd...
2020-04-11 14:07:33
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原创 XILINX DMA/Bridge Subsystem for PCI Express （XDMA）笔记1(基于VU250 board)
一句话：使用以下配置，保证你的IP直接上板能work，不用仿真！！！欢迎点赞FPGA型号：Xilinx VU250IP版本：V4.1数据手册：https://www.xilinx.com/support/documentation/ip_documentation/xdma/v4_1/pg195-pcie-dma.pdfXDMA驱动下载：https://github.com/Xil...
2020-04-11 13:02:58
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原创 1、任务和函数（task and function）
1、任务和函数（task and function）1）Veriloga）任务可以消耗时间而函数不能；b）函数不能调用任务；c）函数必须有返回值，且返回值必须被使用，例如用到赋值语句中。2）SystemVeriloga）允许函数调用任务，但只能由fork……join_none语句生成的线程中调用；b）通过void定义的函数没有返回值，这样就能被任何任务或者函数调用，形式...
2020-04-08 19:28:12
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原创 第一章:1.3.2.3 APB总线接口
APB总线示例如下：`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2020/03/29 10:57:19// Design Name: ...
2020-03-29 11:24:44
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原创 第一章:1.3.2.3 AHB总线接口
信号声明AMBA_defines.v`define HTRANS_IDLE 2'b00`define HTRANS_BUSY 2'b01`define HTRANS_NONSEQ 2'b10`define HTRANS_SEQ 2'b11`define HRESP_OK 1'b0`define H...
2020-03-28 23:51:51
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原创 第一章:1.2.8.8 在testbench中存储数据波形
波形文件存储格式标准化`define dump_level 10module dump_task;initial begin #1; `ifdef VCS_DUMP $display("Start Recording Waveform in VPD format!"); $vcdpluson(); $vcdplustraceon; `endif ...
2020-03-28 11:40:20
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原创 第一章:1.2.8.7 任务Task
此处纠正一点：第一行“task”语句中可以列出端口名称，也可以不列出。如下所示，task cpu_read和task cpu_write的定义都是正确的`define TIMESLICE 25module bus_wr_rd_test();reg clk,rd,wr,ce;reg [7:0] addr,data_wr,data_rd;reg [7:0] read_data;//...
2020-03-28 11:20:42
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原创 第一章:1.2.8.6 Verilog系统函数
Verilog HDL语言中共有以下一些系统函数和任务：$bitstoreal, $rtoi,$display,$setup,$finish,$skew,$hold,$setuphold,$itor,$strobe,$period,$time,$printtimescale,$timeformat,$realtime,$width,$realtobits,$write,$recovery....
2020-03-28 11:00:09
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原创 第一章:1.2.3 第四个Verilog程序：function与时序电路组合
此例中原书有错,故进行记录,代码如下:module MAC #( parameter N = 8 )( input clk, input rstn, input [N-1:0] opa, input [N-1:0] opb, output [2*N-1:0] out );reg [...
2020-02-29 17:58:15
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原创 第一章:1.2.3 第一个Verilog程序：通用加法器
此例中原书有错,故进行记录,代码如下:module adderN #(parameter N = 4)( input [N-1:0] a, input [N-1:0] b, input cin, output cout, output [N-1:0] sum );wire ...
2020-02-29 17:52:54
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空空如也
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