FPGA时序分析与时序约束(五)——使用Timing Analyzer进行时序分析与约束

        Quartus的安装路径下会自带有例程，通过fir_filter进行学习如何使用Timing Analyzer进行时序分析与约束。

1.1 创建时序网表

        打开fir_filter并进行综合后可通过菜单栏Tool->Timing Analyzer或工具栏按钮运行Timing Analyzer。

        根据前面提到的，时序分析工具需要网表来执行时序分析，因此先创建Post-Map时序网表。在菜单栏Netlist->Create Timing Netlist，选择Post-Map会自动生成Tcl命令。

1.2  时钟约束

         时序约束可以分为四个主要步骤，即时钟约束(Create Clock)、输入/输出接口约束(Input/Ouput Delays,I/O约束)、时钟分组和跨时钟约束(Clock Groups and CDC)、时序例外约束(Timing Exceptions)。 

        因此对工程进行时钟约束，通过RTL图可以看出有两个时钟，clk是50%占空比的50MHz时钟，clkx2是60%占空比的100MHz时钟。

        在菜单栏Constraints->Create Clock，出现Create Clock对话框。在该对话框中设置时钟名称、时钟周期以及上升沿和下降沿的时刻，然后在Target栏选择对应的端口。当进行设置时，SDC ommand也会随之列出等效的SDC约束命令，也可以通过输入该命令来创建时钟约束。默认情况下，如果未使用 -Waveform egdes选项，那么create clock命令就会默认 50/50 的占空比。

        clk为50MHz时钟，时钟周期为1/50MHz=20ns。