以SPI的仿真文件学习TB写法

最新推荐文章于 2025-08-17 11:28:22 发布

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#学习 #fpga开发 #单片机

该博客探讨了Verilog中task的使用，通过 spi_cmd 任务来模拟SPI通信，详细描述了任务的调用和数据发送过程。同时，展示了如何在仿真环境中对结果进行检查，确保数据传输的正确性。内容包括时钟信号的生成、任务的定义和调用，以及错误检查机制。

内容

例化和复位与时钟信号的产生都是老生常谈，主要看task的产生和调用，与结果的检验。

task

   //==========================================
   //driver task
   task spi_cmd ;
      input [15:0]      data_send ;
      begin
         wait(ready) ;
         @(posedge clk_200mhz) ;
         # 0.7 ;
         tx_data        = data_send ;
         tx_data_en     = 1'b1 ;
         @(posedge clk_200mhz) ;
         # 0.7 ;
         tx_data_en     = 1'b0 ;
         tx_data        = 'b0 ;
         wait(ready) ;
      end
   endtask // spi_rw

定义了他上课，名字为spi_cmd
带输入参数，写在begin前
wait表示等待ready为高电平
@(posedge clk_200mhz) ;
等待时钟的上升沿
#0.7 ; 模拟时钟延迟
发送开始信号和相应数据
等待下一个时钟沿后发送结束信号
最后的等待ready高电平没有看懂，可能是为了健壮性
最后endtask结束
中间的begin和end大胆猜测，不要也罢


   //driver
   initial begin
      tx_data    = 16'b0 ;
      tx_data_en = 1'b0 ;
      //(1) wr address: 100-102
      #133.7 ;  spi_cmd({1'b1, 7'd100, 8'hAA}) ;
      #

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