测试文件编写

转载 于 2023-08-19 10:00:08 发布 · 149 阅读 · 0 ·
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本文详细介绍了Verilog中testbench的使用，包括编写流程：定义时间标尺、信号类型、例化RTL文件和输入信号驱动。重点讲解了时钟信号、复位信号的固定写法以及输入/输出信号的处理技巧。
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来源：网络素材

1、测试文件

testbench是写输入激励的，是一种验证手段。

2、测试文件编写流程

定义时间标尺 ---> 定义信号类型 --->例化RTL文件 ---> 编写输入信号驱动
时间标尺：

格式：`timescale仿真时间单位/时间精度，如`timescale 1ns/100ps表示时延1ns，时延精度100ps，不能识别低于100ps的时间。注意时间单位应>=时间精度

3、常用信号的编写方法

1）时钟信号的固定写法

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2eace1eca5a42c3d1accc8409cc74965.png

2）复位信号的固定写法

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4ef58ebdde6e9c6e37042efb68da9862.png

复位波形是先1再0再1

3）其它信号的固定写法

输入信号为reg，输出信号为wire

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一般在时钟上升沿进行幅值，这样延迟1ns后幅值，更接近真实情况

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