I-V曲线会骗人？ESD测试中的这些坑你别踩

对于集成电路产品而言，静电放电敏感度测试是基本要求。而在芯片的静电放电保护设计方面，对I-V（电流-电压）曲线加以分析，可以揭露一系列关键问题。

按照现行行业标准，最终测试（FT）是必须要做的，在测试过程中，被测器件要在不同电压应力等级时，于自动测试设备（ATE）与静电放电（ESD）测试机台之间来回往返，会导致操作上的麻烦。为了减少周期时长并且削减成本，简易的IV曲线测量常常被用来取代FT测试。

不过，国际上现行的标准在I-V测试的引脚偏置设定方面没有严格统一起来，进而有导致结果误判的风险。

案例一：配置VSS/VDD，具有漏电“屏蔽效果”

在ESD测试之后，某I/O端口的检测结果为“通过”，然而，其VDD引脚却显示“失效”，这便是故障场景。

失效分析（FA）的结果表明，I/O引脚保护二极管（D2）处出现了实际损坏，源漏穿通（Punch-through）就发生在此处。

量测I/O引脚时将VDD与VSS共同接地，这是导致误判的原因。由于二极管D1完好，电流可正向导通流经它到达VDD，这样就构建了一条低阻通路，这条通路把D2损坏所产生的漏电给掩盖住了，从而让I-V曲线看上去是正常的。当检测VDD引脚时，内部电路