UVM中与RAL相关的一些函数

UVM与RAL交互：核心函数详解
最新推荐文章于 2024-03-18 11:21:23 发布
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本文介绍了UVM中的寄存器抽象层（RAL）及其相关函数，包括读取、写入、复位、更新和同步硬件寄存器等操作，提供了源代码示例，助力验证工程师高效管理硬件寄存器。

在UVM（Universal Verification Methodology）中，RAL（Register Abstraction Layer）是一种用于组织和管理寄存器模型的方法。RAL提供了一种抽象级别，使验证工程师能够以更高层次的方式访问和操作硬件寄存器。在本文中，我们将介绍一些与RAL相关的常用函数，并提供相应的源代码示例。

  1. read()

read()函数用于从寄存器中读取数据。它采用寄存器的地址作为输入，并返回寄存器中的当前值。下面是一个使用read()函数的示例：

uvm_reg_data_t value;
value = my_register.read();
  1. write()

write()函数用于向寄存器中写入数据。它接受寄存器的地址和要写入的值作为输入，并将该值写入到寄存器中。以下是一个使用write()函数的示例：

my_register.write(0x10, 8'hFF);
  1. reset()

reset()函数用于将寄存器复位为其默认值。它接受寄存器的地址作为输入，并将寄存器的

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[UVM]UVM Register Model（RAL Model）的构建
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RAL Model在SoC验证中是非常重要的，通过RAL Model进行寄存器的读写，大大降低的TB对RTL改动的依赖。那么我们应该怎么建立RAL Model呢？本文将总结一种方案。
UVM——RAL模型基础之一（相关层次、设计流程）
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文章目录一、RAL设计流程二、RAL模型层次相关类三、RAL模型设计实现3.1.利用RAL generator（ralgen）将寄存器描述性文档生成UVM寄存器模型3.1.1.创建寄存器模型类（ralgen自动生成）3.1.2.将寄存器放入register block容器中，并加入到对应的Address Map3.2.创建RAL适配器（adapter）3.3.验证环境中实例化RAL模型并建立连接3...
UVM — 寄存器模型相关的一些函数
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0. 引言 在UVM支持的寄存器操作中，有get、update、mirror、write等等一些方法，在这里整理一下他们的用法。 　　寄存器模型中的寄存器值应该与DUT保持同步，但是由于DUT的值是实时更新的，所以寄存器模型并不能实时知道这种更新，在寄存器模型中专门有个值来尽可能与DUT中寄存器的值保持一致，叫镜像值（mirrorred value）。寄存器模型中还有一个值叫期望值（desired value），这个值保存我们希望写入寄存器的值。比 1. 函数 1.1 set 如...
UVM——寄存器模型相关的一些函数
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UVM糖果爱好者教程 - 17.寄存器读方法（read()）揭秘
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在上一篇文章“寄存器访问方法”中，我们查看了RAL的主要方法并展示了它们的工作方式。这篇文章将进一步关注read（）方法，并展示该方法如何实际读取并返回寄存器的值。具体来说，我们将更详细地解释我们在上一篇文章中看到的read（）方法的第1到第5步。以下序列图显示了read（）方法中涉及的步骤。我们假定用户像这样调用方法：uvm_status_e status; uvm_reg_data_t val...
SystemVerilog：如何处理UVM中的reset（第1部分）
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即使听起来很简单，但在实际实现中，在UVM agent中处理reset也不是那么简单。 在本文中，我将介绍一种处理reset的通用机制，该机制可以在任何UVM agent中重复使用。 让我们考虑一下，我们有一个具有以下架构的UVM agent： 步骤＃1：处理agent组件中的reset 因为agent是最重要的组件，所以我们可以在其中实现一些逻辑，该逻辑可以检测到reset何时变为活动...
UVM糖果爱好者教程 - 16.寄存器访问方法
XtremeDV
06-19 6329
UVM的寄存器抽象层（RAL）提供了几种访问寄存器的方法。 这篇文章将解释寄存器访问方法的工作原理。 在Register Abstraction中，我们介绍了RAL的概述并解释了如何定义寄存器。 在这篇文章中，我们将介绍如何访问寄存器。uvm_reg_field的属性在深入了解寄存器访问方法之前，让我们看看如何存储寄存器值。 如寄存器抽象中所示，uvm_reg_field是表示寄存器的位的最低寄存...
UVM中RAL相关的一些函数
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UVM中RAL相关的一些函数
UVM RAL中前门write与read返回值的理解
Kizuna_AI的博客
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UVM RAL中前门write与read返回值的理解
（二）UVM_RAL 寄存器模型之基础夯实
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03-25 2910
RAL（Register Abstract Layer，寄存器抽象层），通常也叫寄存器模型，顾名思义就是对寄存器这个部件的建模。本文要介绍的内容，包括对UVM寄存器模型的概述，如何构建寄存器模型，以及如何将寄存器模型集成到验证环境中。篇幅原因，将在下一篇文章再给出寄存器模型的操作图鉴(前后门访问API)，以及寄存器覆盖率的收集。 一，寄存器模型概述 为什么要对寄存器建模，可能是初学者问得较多的问题。简单地说，寄存器建模要做的事情，就是在软件的世界里面，复刻RTL中的寄存器。既然是面向软件世界做的事情，自
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UVM RAL寄存器模型（基础）
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10-30 2952
#UVM验证方法学#RAL#寄存器模型#寄存器模型概论
UVM环境中reset复位的处理
hh199203的博客
09-08 5823
复位存在于每一个验证环境中，简单的同时，也是我们最容易忽略的功能点。在验证环境中，通常复位信号的处理，就是在top顶层产生时钟时，做一个复位的动作。这样做的好处是简单，但是如果我们想在仿真过程中，加入一个复位的动作，实现起来就比较麻烦，对于接口上，复位后驱动的复位值，也难以实现。本文主要介绍一种通用的方法，专门用来处理复位，具备很好的移植性，复用性，使用起来也非常方便，将复位相关的内容，单独拿出来处理，能够解决常规验证环境中，无法中间加入复位动作的痛点。
uvm学习笔记----适合新手快速学习
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[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-ofH8i8OK-1635320932444)(C:\Users\lenovo\AppData\Roaming\Typora\typora-user-images\image-20211015201126595.png)] Monitor UVM组件之间的通信（方法原理） 要实现上述组件之间的通信目标，那么需要完成以下三点： （1）数据的发送，它有三个步骤： 第一步，在要发送数据的组件里，即monitor里声明uvm_analys
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【UVM】ral_model 详解
分享记录一下工作中遇到的相关知识
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Layer对于硬件有了解的读者，都知道寄存器是模块之间互相交谈的窗口。一方面可以通过读出寄存器的状态，获取硬件当前的状况，另外一方面也可以通过配置寄存器，使得寄存器工作在一定的模式下。而在验证的过程中，寄存器的验证也排在了验证清单的前列，因为只有首先保证寄存器的功能正确，才会使得硬件与硬件之间的交谈是“语义一致”，否则如果寄存器配置的结果与寄存器配置内容不同，那么硬件无法工作在想要的模式下，同时寄存器也可能无法正确反映硬件的状态。寄存器的硬件实现是通过触发器，每一个bit位的触发器都对应着寄存器的功能描述。
[UVM源代码研究] 当我们使用寄存器模型里的寄存器调用write/read方法，数据包是如何在寄存器模型、adapter、sequencer中传递的
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当我们使用寄存器模型里的寄存器调用write/read方法，数据包是如何在寄存器模型、adapter、sequencer中传递的
UVM TLM之analysis_port的write函数
oldmoney
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1.为什么要用reg model？ 依据白书，寄存器模型是为了方便环境中组件、如refence model 或 scoreboard 等对寄存器的操控而设定的组件。 例如从ref model中向DUT读值的时候，就必须采取前门访问，必须考虑两个问题 1，如何操纵参考模型来控制发送启动sequence，以读取reg的值？ A：设置全局事件，在refmodel 中触发这一事件，在virtua...
uvm ral中通过路径获得寄存器值的函数有什么
最新发布
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<think>我们正在讨论UVM RAL（寄存器抽象层）中如何通过路径访问寄存器值。根据用户的问题，用户想知道在UVM RAL中是否有函数可以通过路径（可能是层次路径）来获取寄存器的值。 根据引用[2]和引用[3]，我们知道在UVM RAL中，可以通过寄存器模型的API来访问寄存器的值。引用[2]提到了`get`函数，该函数返回寄存器模型中寄存器的期望值（mirrored value），而不是DUT中的实际值。引用[3]则详细介绍了前门访问和后门访问，其中后门访问利用了UVM DPI（如`uvm_hdl_read`和`uvm_hdl_deposit`）直接访问DUT内部的寄存器变量。 但是，用户的问题特别提到了“通过路径访问”。在UVM RAL中，寄存器模型通常是按照层次结构组织的，例如寄存器块（register block）包含寄存器（register）或寄存器文件（register file），而寄存器又包含字段（field）。因此，访问特定寄存器通常是通过其所在的层次路径。 在UVM RAL中，并没有直接通过字符串路径（如HDL路径）来访问寄存器值的函数。但是，我们可以通过以下两种方式来实现类似的功能： 1. **使用寄存器模型的层次路径**：在寄存器模型中，每个寄存器都有一个名称，并且它们被组织在寄存器块中。我们可以通过寄存器块和寄存器的名称来访问寄存器对象，然后调用其方法。例如： ```systemverilog uvm_reg my_reg = regmodel.block_name.reg_name; uvm_reg_data_t value = my_reg.get(); ``` 2. **使用后门访问的HDL路径**：如果用户指的是HDL层次路径，那么可以通过设置寄存器的后门路径，然后使用后门访问来读取值。在寄存器模型中，每个寄存器都可以设置一个HDL路径（通过`add_hdl_path`）。然后，我们可以使用`regmodel.reg_name.read`或`regmodel.reg_name.peek`（后门读取）来获取值。 但是，用户特别要求通过路径访问，可能是指给定一个字符串路径（如"top.dut.reg1"），然后直接读取该寄存器的值。在UVM RAL中，并没有直接提供这样的API。不过，我们可以通过以下步骤实现： - 首先，在寄存器模型中，为每个寄存器设置对应的HDL路径（通常在构建寄存器模型时完成）。 - 然后，使用`uvm_reg::get_by_hdl_path`方法通过HDL路径获取寄存器对象（注意：这个方法在UVM中可能不是直接可用的，需要自定义）。 实际上，UVM提供了一些方法来通过层次路径获取寄存器对象： - `uvm_reg_block::get_reg_by_offset`：通过地址偏移获取寄存器，但这不是路径。 - 我们可以使用`uvm_reg_block::get_reg`通过寄存器名称获取，但前提是我们知道寄存器在模型中的名称。 如果我们有一个字符串路径（HDL路径）并且想要获取该寄存器在模型中的对象，我们需要在构建寄存器模型时建立HDL路径和寄存器对象的映射。UVM提供了`uvm_reg::add_hdl_path`来添加HDL路径，并提供了`uvm_reg::get_hdl_path`来获取HDL路径。但是，并没有一个直接通过HDL路径字符串获取寄存器对象的函数。 不过，我们可以通过以下方式实现： 1. 在寄存器模型中，遍历所有寄存器，检查其HDL路径是否与给定的路径匹配。 2. 一旦找到匹配的寄存器对象，就可以调用该寄存器的`read`、`peek`或`get`方法。 但是，这种方法效率较低。因此，通常的做法是在构建寄存器模型时，将HDL路径与寄存器关联起来，然后通过寄存器的名称来访问，而不是通过字符串路径。 如果用户确实需要通过字符串路径（HDL路径）来访问，我们可以自定义一个函数，例如： ```systemverilog function uvm_reg get_reg_by_hdl_path(uvm_reg_block blk, string hdl_path); uvm_reg r; uvm_reg regs[$]; blk.get_registers(regs); foreach (regs[i]) begin string paths[$]; if (!regs[i].get_hdl_path(paths)) continue; // 获取该寄存器的所有HDL路径 foreach (paths[j]) begin if (paths[j] == hdl_path) begin return regs[i]; end end end return null; endfunction ``` 然后，使用这个函数来获取寄存器对象，并调用其方法： ```systemverilog uvm_reg reg = get_reg_by_hdl_path(regmodel, "top.dut.reg1"); if (reg != null) begin uvm_status_e status; uvm_reg_data_t value; // 使用后门读取（peek）来获取当前DUT中的值 reg.peek(status, value); // 或者使用前门读取（read）来通过总线读取 // reg.read(status, value); end ``` 注意：`peek`是后门读取，它使用UVM DPI直接读取HDL路径的值，因此不需要通过总线事务。而`read`是前门访问，会通过总线发起读操作。 另外，引用[2]提到了`get`函数，它返回的是寄存器模型中的镜像值（期望值），而不是DUT中的实际值。如果用户想要获取DUT中的实际值，应该使用后门访问（`peek`）或者通过前门访问（`read`）来读取。 总结： - 在UVM RAL中，没有直接通过HDL路径字符串获取寄存器值的函数，但我们可以通过自定义函数先获取寄存器对象，然后调用其方法。 - 常用的读取寄存器值的方法有： - `get()`: 获取寄存器模型中的镜像值（期望值）。 - `read()`: 通过前门访问读取寄存器的实际值，并更新镜像值。 - `peek()`: 通过后门访问直接读取DUT中寄存器的实际值，并更新镜像值。 因此，针对用户的问题，我们可以这样回答： 在UVM RAL中，并没有直接通过路径（如HDL层次路径）获取寄存器值的单一函数。但是，我们可以通过以下步骤实现： 1. 在寄存器模型中为寄存器设置HDL路径（使用`add_hdl_path`）。 2. 编写一个辅助函数，通过遍历寄存器模型中的寄存器，查找与给定HDL路径匹配的寄存器对象。 3. 找到寄存器对象后，使用`peek`（后门访问）或`read`（前门访问）方法来获取寄存器值。 示例代码： ```systemverilog // 自定义函数：通过HDL路径获取寄存器对象 function uvm_reg get_reg_by_hdl_path(uvm_reg_block blk, string hdl_path); uvm_reg regs[$]; blk.get_registers(regs); foreach (regs[i]) begin string paths[$]; if (regs[i].get_hdl_path(paths)) begin foreach (paths[j]) begin if (paths[j] == hdl_path) begin return regs[i]; end end end end return null; endfunction // 使用示例 uvm_reg reg = get_reg_by_hdl_path(regmodel, "top.dut.reg1"); if (reg != null) begin uvm_status_e status; uvm_reg_data_t value; reg.peek(status, value); // 后门读取DUT中的实际值 // 或者使用 reg.read(status, value); 前门读取 `uvm_info("REG_VALUE", $sformatf("Register value: %0h", value), UVM_LOW) end ``` 注意：`peek`和`read`都是任务（task），因此需要在可以放置任务的上下文中调用（如task中）。另外，`get_hdl_path`函数返回的是该寄存器关联的所有HDL路径（因为一个寄存器可能有多个路径，例如在多个层次中）。 另外，引用[3]中提到了后门访问使用的是UVM DPI，因此需要确保在HDL路径设置正确，并且UVM DPI能够访问到该路径（例如，在VCS等仿真器中需要正确编译）。 最后，如果用户只是想要获取寄存器模型中的镜像值（而不需要实时读取DUT），那么可以直接使用`get`函数，但前提是知道寄存器对象。例如：`value = regmodel.block.reg1.get();`。 相关问题： 1. 在UVM RAL中，前门访问和后门访问有什么区别？ 2. 如何设置寄存器的HDL路径？ 3. UVM RAL中`peek`和`get`方法有什么不同？ 4. 如何确保寄存器模型的镜像值与DUT中的实际值同步？</think>在UVM RAL（寄存器抽象层）中，通过路径访问寄存器值主要涉及**后门访问（Backdoor Access）**机制。以下是核心方法和API总结： ### 1. **后门访问函数** 通过HDL路径直接读取寄存器值： ```systemverilog // 获取寄存器对象 uvm_reg target_reg = regmodel.default_map.get_reg_by_offset('h4); // 后门读取（不更新镜像值） uvm_status_e status; uvm_reg_data_t value; target_reg.peek(status, value, "BACKDOOR"); // 或使用DPI直接访问（底层实现） uvm_hdl_read("top.dut.reg_field", value); ``` - **`peek()`**：通过后门读取DUT当前值，不更新寄存器模型镜像值[^3] - **`uvm_hdl_read()`**：UVM DPI函数，直接读取HDL路径信号值[^3] ### 2. **路径配置方法** 需预先设置寄存器HDL路径： ```systemverilog // 在寄存器模型中添加HDL路径 class ral_block extends uvm_reg_block; virtual function void build(); default_map.add_hdl_path("top.dut"); reg1.add_hdl_path("reg_module.reg1"); endfunction endclass ``` - **`add_hdl_path()`**：定义寄存器在DUT中的物理路径[^3] ### 3. **其他相关API** - **`get_by_name()`**：通过寄存器名获取对象 ```systemverilog uvm_reg reg = regmodel.get_reg_by_name("reg1"); reg.get(status, value); // 获取镜像值 ``` - **`get_mirrored_value()`**：直接返回镜像值（非DUT实时值） ```systemverilog uvm_reg_data_t mirrored_val = reg1.get_mirrored_value(); ``` ### 关键区别 | **方法** | 访问方式 | 更新镜像值 | 实时性 | |----------------|----------|------------|--------------| | `read()` | 前门 | 是 | 慢（总线事务）| | `peek()` | 后门 | 否 | 实时 | | `uvm_hdl_read` | 后门 | 否 | 实时 | | `get()` | 模型 | - | 非实时（镜像值）| > ⚠️ **注意**：后门访问需提前在寄存器模型中配置HDL路径，且路径必须与DUT层次结构完全匹配[^3]。 ### 使用流程 1. 在寄存器模型中配置HDL路径：`add_hdl_path()` 2. 获取寄存器对象：`get_reg_by_name()`或`get_reg_by_offset()` 3. 选择访问方式： - 实时值 → `peek()` 或 `uvm_hdl_read()` - 镜像值 → `get()` 或 `get_mirrored_value()` 例如读取路径`top.dut.ctrl_reg`的值： ```systemverilog uvm_hdl_read("top.dut.ctrl_reg", value); // 直接DPI访问 // 或 ctrl_reg.peek(status, value); // 通过寄存器模型 ``` [^1]: UVM_RAL 寄存器模型系列文章概览 [^2]: UVM_RAL寄存器模型之访问寄存器的方法总结 [^3]: UVM——RAL模型运用之二（前/后门访问、寄存器值跟踪方式）
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