Verilog 代码风格

前言

verilog （硬件描述语言）是FPGA主要开发语言。良好的代码规范是与人合作、交流等必备的前提。博主阅读相关文献整理一份基础的verilog代码规范（暂时仅限可综合部分，不包含仿真）。

一、通用代码结构

1.1 头文件

设计verilog的第一步就是文件头，其中包含作者、创建日期、摘要以及详细介绍修改历史记录与日期和作者一起做了哪些更改以及版权标题，位于每个文件标题的顶部，头文件格式实例：

//
//Company: 
//Engineer: DaMi
//Create Date: 11:14 09/22/2019
//Design Name:
//Module Name: AD9226
//Project Name: DFBDriverV2.0
//Target Devices: XC6LX9-TQG144
//Tool versions: ISE14.6
//Description: 
//			1 . this file is ADC AD9226 interface;
//Dependencies:
//
//Revision:
//		Revision 0.01 – File Created
//Additional Comments: 
// (C)COPYRIGHT 2020 xxxxx. ALL RIGHT RESERVED
///
///

1.2 命名规则

对于命名一般做的见名知意，文字较长可以使用相应的缩写。不同的地方命名还有些许差别。

• 文件命名

  • 针对文件命名时，将后缀添加到文件名中，标识该模块的结构。文件命名示如下。