Verilog 编码风格

最新推荐文章于 2025-04-17 10:38:00 发布

weiweiliulu

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分类专栏：基础库

本文链接：https://blog.youkuaiyun.com/weiweiliulu/article/details/118189873

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本文探讨了Verilog编程的一种良好编码风格，并预告将逐步完善更多细节内容。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

感觉这个编码风格不错，后续会继续补充

//---- module下面回车 ，敲4次空格，
//---- input  后面两个空格
//---  output  后面一个空格
//---- wire 后面一个空格
// ---- reg  后面一个空格
//----  代码启行，统一4个空格




`timescale 1ns / 1ps
module demo (
    input  wire [00:0] i_clk ,
    input  wire [00:0] i_rst ,
    output reg  [07:0] o_cnt
);
    //====================================================================//
    //-----------------------------parameter ------------------------------//
    //===============================================&