Verilog可综合语句之task 与 function

原创

已于 2023-03-05 12:17:28 修改 · 1.9w 阅读

128 ·

CC 4.0 BY-SA版权

文章标签：

#verilog #function #task #综合

于 2019-01-09 19:10:20 首次发布

本文深入解析Verilog中的函数和任务定义与调用。函数主要用于数据运算，不能包含时间控制语句，而任务则更灵活，允许使用不可综合操作。文章通过实例展示了两者的具体应用，帮助读者理解其在不同场景下的使用。

Verilog可综合语句之task 与 function

function 定义

(1)函数通过关键词 function 和 endfunction 定义
(2)不允许输出端口声明（包括输出和双向端口），但可以有多个输入端口
(3)[range]参数指定函数返回值的类型或位宽，是一个可选项，若没有指定，默认缺省值为宽度 1 bit的寄存器数据
(4)function_name为所定义函数的名称，对函数的调用也是通过函数名完成的，并在函数结构体内部代表一个内部变量，函数调用的返回值就是通过函数名变量传递给调用语句。函数定义在函数内部会隐式定义一个寄存器变量，该寄存器变量和函数同名并且位宽也一致。函数通过在函数定义中对该寄存器的显式赋值来返回函数计算结果
(5)input_declaration 为各个输入端口的位宽和类型进行说明，在函数定义中至少要有一个输入端口

特点：

(1)函数定义只能在模块中完成，不能出现在过程块中
(2)函数至少要有一个输入端口；不能包含输出端口和双向端口
(3) 在函数结构中，不能使用任何形式的时间控制语句（#、 wait 等），也不能使用 disable中止语句
(4)函数定义结构体中不能出现过程块语句（always 语句）
(5)函数内部可以调用函数，但不能调用任务。

调用:

(1)函数调用可以在过程块中完成，也可以在 assign 这样的连续赋值语句中出现。
(2)函数调用语句不能单独作为一条语句出现，只能作为赋值语句的右端操作数。
(3)如果task或者function在不同地方并发调用，则它们使用同一组变量个内存地址，存在冲突产生错误。
为避免错误，声明时在task和function后面加上automatic 关键字。如：task automatic task_id
… endtask

module full_adder_function(A,
                          B,
                          CIN,
                          S,
                          COUT);
 
    input[3:0]  A;
    input[3:0]  B;
    input  CIN;
    output[3:0]  S;
    output COUT;
    wire[3:0] S0,S1,S2,S3;
 
function signed[1:0] ADD