Verilog 编程实现 3-8 译码器 FPGA

Verilog 编程实现 3-8 译码器 FPGA

FPGA 是一种可重构的数字电路芯片，可用于实现各种逻辑电路。在 FPGA 中，我们可以使用 Verilog HDL（硬件描述语言）来编写数字电路设计。本篇文章将为您介绍如何使用 Verilog 实现基本的数字电路，即 3-8 译码器。

3-8 译码器是一种常用的数字电路设计，它将 3 位二进制输入转换为 8 位二进制输出。以下是 Verilog HDL 代码实现：

module decoder_3to8(
  input [2:0] in,
  output reg [7:0] out
);

always @(*)
begin
  case(in)
    3'b000: out = 8'b00000001;
    3'b001: out = 8'b00000010;
    3'b010: out = 8'b00000100;
    3'b011: out = 8'b00001000;
    3'b100: out = 8'b00010000;
    3'b101: out = 8'b00100000;
    3'b110: out = 8'b01000000;
    3'b111: out = 8'b10000000;
    default: out = 8'b00000000;
  endcase
end

endmodu