Verilog编程：实现数据选择器逻辑电路于FPGA

Verilog编程：实现数据选择器逻辑电路于FPGA

在数字电路中，数据选择器是一个重要的模块，它能够从多个输入信号中选择一个输出信号。在FPGA编程中，使用Verilog HDL实现数据选择器电路可以使我们更好的理解数字电路的基本原理。

Verilog代码如下所示：

module data_selector(
    input [1:0] sel,        // 2-bit selector input
    input [3:0] a,          // 4-bit data input A
    input [3:0] b,          // 4-bit data input B
    input [3:0] c,          // 4-bit data input C
    output reg [3:0] out    // 4-bit output
);

always @(sel, a, b, c) begin
    case(sel)
        2'b00: out = a;
        2'b01: out = b;
        2'b10: out = c;
        2'b11: out = 4'hf;
    endcase
end

endmodule

在这段代码中，我们定义了一个名为data_selector的模块，该模块具有