HDLBites学习笔记之Error (10200): Verilog HDL Conditional Statement error at top_module

原创 已于 2022-11-17 11:18:01 修改 · 3.6k 阅读 · 2 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
文章标签：

#fpga开发

于 2022-11-16 22:51:38 首次发布
在HDLBites学习过程中遇到第84题异步复位D触发器的问题，错误提示为Error (10200)。原代码在always @(posedge clk or posedge areset)块中，当areset为高时，未正确处理复位。修正后的代码应确保在areset为高电平时，q被清零。修改后的always块确保了在复位信号高电平触发时，q被初始化为'0'。 
 

HDLBites 第84题 异步复位D 触发器
 

https://hdlbits.01xz.net/wiki/Dff8ar
 

报错Error (10200): Verilog HDL Conditional Statement error at top_module
 

原代码如下
 

 
 
module top_module (
     input clk,
     input areset,   // active high asynchronous reset
     input [7:0] d,
     output [7:0] q
 );
     always@(posedge clk or posedge areset )
         begin
             if(!areset)
                 q<=d;
             else
                 q<='0；
         end
 
 

 endmodule
 

 

纠正：
 

复位信号areset在敏感事件表中  高（低）电平触发时，always语句块中必须对应高（低）电平
 

 
 
    always@(posedge clk or posedge areset )
         begin
             if(areset)
              q<='0;   
             else
              q<=d;
         end
 

 


                

        

    


  



    



                



	

		

			

				
					
FPGA编译错误（一）: Verilog HDL Conditional Statement error at test.v(43): cannot match operand(s)

				
			

			

				

					xwqitian的博客
				

				

					08-25
					
					3291
					
				

			

		

		

			
				
关于Error (10200): Verilog HDL Conditional Statement error at test.v(43): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct问题
代码1如下：
always @(posedge clk or negedge rst )
begin
if(!rst)

			
		

	



                

            
              



	

		

			

				
					
记录Verilog编译错误（10200），未解决

				
			

			

				

					SOGD
				

				

					03-24
					
					5205
					
				

			

		

		

			
				
出错背景


实验：右移移位寄存器

Verilog源码：


`default_nettype none 
module VirtualBoard (
    input  logic  CLOCK,      // 10 MHz Input Clock 
    input  logic [19:0] PB,   // 20 Push Buttons, logical 1 when pressed
    input  logic [35:0] S,    // 36 Switches
    out.

			
		

	



              


  
              

                


	

		

			

				
					
Error (10200)：错误的另一种可能

				
			

			

				

					B_yryous的博客
				

				

					10-04
					
					3775
					
				

			

		

		

			
				
Error (10200)的另解

			
		

	





	

		

			

				
					
Error (10200): Verilog HDL Conditional Statement error at key_clock.v(402): cannot match operand(s)

				
			

			

				

					qq_52215423的博客
				

				

					08-02
					
					1830
					
				

			

		

		

			
				
Error (10200): Verilog HDL Conditional Statement error at key_clock.v(402): cannot match operand(s)

			
		

	



		

			
		



	

		

			

				
					
FPGA 关于错误（10200）

					
热门推荐

				
			

			

				

					无知人生,记录点滴
				

				

					03-16
					
					1万+
					
				

			

		

		

			
				
Error (10200): Verilog HDL Conditional Statement error at delay.v(23): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the alwa

			
		

	





	

		

			

				
					
HDLBites Fsm onehot

				
			

			

				

					qq_43406377的博客
				

				

					02-18
					
					185
					
				

			

		

		

			
				
HDLBites Fsm onehot答案解析，仅供参考

			
		

	





	

		

			

				
					
Verilog学习笔记（完整版）

				
			

			

				

					the-mote的博客
				

				

					08-24
					
					1402
					
				

			

		

		

			
				
IC概述摩尔定理晶体管数量24个月翻一倍，芯片性能18月翻一倍IC分类MSILSIVLSIULSI层级描述function：系统级、行为级，RTLlogiccircuitlayout自上而下IC设计方法发展CAD：传统电路验证工具，不能分析公差和验证功能低速电路仿真HW：16-bit 电脑SW：交互式原理图/布局编辑和设计规则检查解决了数学电路方程问题SPEICE：第一个电路仿真程序第一个版本：SPICE2G。

			
		

	





	

		

			

				
					
20210331HDLBits学习笔记：Squential Logic

				
			

			

				

					acmgotoac的博客
				

				

					03-31
					
					1534
					
				

			

		

		

			
				
DFF with asynchronous reset
详细可看这篇分析
总而言之：

clk作为时钟信号不能出现在过程快内
其它信号，posedge 对应if只能是判断高电平，相反只能判断低电平
always敏感事件列表不能单双边沿同时存在

module top_module (
    input clk,
    input areset,   // active high asynchronous reset
    input [7:0] d,
    output [7:0] q
);
   

			
		

	





	

		

			

				
					
模拟信号采集显示器+GPS同步信号发生器制作全过程（焊接、问题、代码、电路）

				
			

			

				

					qq_52600949的博客
				

				

					10-24
					
					1003
					
				

			

		

		

			
				
【STM32】系统时钟RCC详解(超详细，超全面)_stm32时钟_Z小旋的博客-优快云博客。

			
		

	





	

		

			

				
					
【数字设计验证】System Verilog(sv)稍微进阶的笔记(一)

				
			

			

				

					qq_43658753的博客
				

				

					02-05
					
					3052
					
				

			

		

		

			
				
主要对Digital Design和Verification中所使用到的System Verilog做的一些总结。

			
		

	





	

		

			

				
					
HDLBits学习

				
			

			

				

					qq_44798568的博客
				

				

					01-07
					
					766
					
				

			

		

		

			
				
MUX256to1
module mux_256to1(
input  [255:0] in,
input  [7:0] sel,
output out
);
assign out = in[sel];
endmodule



			
		

	





	

		

			

				
					
HDLBits练习

				
			

			

				

					weixin_40641471的博客
				

				

					10-22
					
					1463
					
				

			

		

		

			
				
HDLBits练习
HDLBits：专门用来学习和练习Verilog，有基础语法教程与题目相搭配
基于题目的目录，主要记录练习时一些不太熟悉的语法知识，督促自己学习，仅记录部分题目和知识

			
		

	





	

		

			

				
					
HDLBits学习（一）

				
			

			

				

					m876224398的博客
				

				

					03-29
					
					361
					
				

			

		

		

			
				
wire信号只能被一个信号所驱动，但wire可以驱动多个信号wire是连续赋值，即始终等于。而软件是在某个时刻赋值。

			
		

	





	

		

			

				
					
hdlbites练习6

				
			

			

				

					qq_51116533的博客
				

				

					10-19
					
					139
					
				

			

		

		

			
				
给定四个无符号数字，找到最小值。无符号数字可以与标准比较运算符（a < b）进行比较。使用条件运算符制作双向最小电路，然后组合其中的几个以创建 4 路最小电路。您可能需要一些用于中间结果的线向量。

			
		

	





	

		

			

				
					
Verilog语法练习：HDL Bits做题笔记（1）

				
			

			

				

					勿忘初心，方得始终
				

				

					01-10
					
					813
					
				

			

		

		

			
				
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档




文章目录

前言
	一、pandas是什么？
	二、使用步骤
	1.引入库
		2.读入数据
	
	总结




前言

为了更好的掌握Verilog语法知识，特意去HDL Bits网站练习相关的语法。



一、pandas是什么？

示例：pandas 是基于NumPy 的一种工具，该工具是为了解决数据分析任务而创建的。

二、使用步骤

1.引入库

代码如下（示例）：


import numpy as np import p

			
		

	





	

		

			

				
					
HDLBits题解与知识点总结(更新中)

				
			

			

				

					weixin_50774105的博客
				

				

					04-03
					
					5201
					
				

			

		

		

			
				
二、verilog language

2.1、Basics

1、Simple wire

知识点：连续赋值


module top_module( input in, output out );
    assign out = in;

endmodule

2、Four wires


module top_module( 
    input a,b,c,
    output w,x,y,z );
    assign w = a;
    assign x = b;
    assign y

			
		

	





	

		

			

				
					
hdlbites练习7

				
			

			

				

					qq_51116533的博客
				

				

					10-20
					
					139
					
				

			

		

		

			
				
例如，out_both[2] 应指示 in[2] 和 in[3] 是否都是 1。由于in[3]的左边没有邻居，答案是显而易见的，所以我们不需要知道out_both[3]。例如，out_both[98] 应该指示 in[98] 和 in[99] 是否都是 1。由于in[99]的左边没有邻居，答案是显而易见的，所以我们不需要知道out_both[99]。例如，out_any[2] 应指示 in[2] 或 in[1] 是 1。例如，out_any[2] 应指示 in[2] 或 in[1] 是 1。

			
		

	





	

		

			

				
					
hdlbites练习2.1

				
			

			

				

					qq_51116533的博客
				

				

					10-13
					
					121
					
				

			

		

		

			
				
有六个 5 位输入向量：a、b、c、d、e 和 f，总共 30 位输入。有四个 8 位输出向量：w、x、y 和 z，用于 32 位输出。给定五个 1 位信号（a、b、c、d 和 e），计算 25 位输出向量中的所有 25 个成对一比特比较。这需要连接符号位的 24 个副本（即复制位 [7] 24 次），后跟 8 位数字本身。构建一个组合电路，将输入半字（16 位，[15：0]）拆分为较低的 [7：0] 和高部 [15：8] 字节。给定一个 8 位输入向量 [7：0]，反转其位顺序。

			
		

	





	

		

			

				
					
hdlbites练习1.1

				
			

			

				

					qq_51116533的博客
				

				

					10-13
					
					109
					
				

			

		

		

			
				
本文初步进入verilog的学习，重点为assign语句

			
		

	





	

		

			

				
					
Error (10200): Verilog HDL Conditional Statement error at huxi_led.v(43): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct


					
最新发布

				
			

			

				

					09-11
				

			

		

		

			
				
错误 'Error (10200): Verilog HDL Conditional Statement error at huxi_led.v(43): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct' 通常意味着 `always` 块的事件控制条件与 `always` 块内条件语句的操作数不匹配。以下是可能的原因及解决方案：

#### 事件控制与条件不匹配
`always` 块的事件控制指定了块内代码何时执行，若条件语句的操作数与事件控制不兼容，就会出现该错误。例如，在 `@(posedge clk)` 事件控制下，使用与时钟沿无关的条件判断可能会报错。

错误示例：
```verilog
module huxi_led;
    reg clk;
    reg signal;

    always @(posedge clk) begin
        if (signal == 1'b1) begin
            // 一些操作
        end
    end
endmodule
```
在这个例子中，若 `signal` 不是同步信号，就可能出现不匹配问题。

解决方案：确保条件语句的操作数与事件控制兼容。若 `signal` 是异步信号，可考虑使用 `@(posedge clk or posedge signal)` 这样的混合事件控制。
```verilog
module huxi_led;
    reg clk;
    reg signal;

    always @(posedge clk or posedge signal) begin
        if (signal == 1'b1) begin
            // 一些操作
        end
    end
endmodule
```

#### 数据类型不匹配
条件语句的操作数数据类型不一致也可能导致该错误。

错误示例：
```verilog
module huxi_led;
    reg [3:0] data;
    wire single_bit;

    always @(posedge clk) begin
        if (data == single_bit) begin
            // 一些操作
        end
    end
endmodule
```
这里 `data` 是 4 位寄存器，`single_bit` 是 1 位线网，数据类型不匹配。

解决方案：确保条件语句的操作数数据类型一致。可对操作数进行适当的位宽调整。
```verilog
module huxi_led;
    reg [3:0] data;
    wire single_bit;

    always @(posedge clk) begin
        if (data[0] == single_bit) begin
            // 一些操作
        end
    end
endmodule
```

#### 信号未正确声明或初始化
若条件语句中使用的信号未正确声明或初始化，也可能引发该错误。

解决方案：确保所有使用的信号都已正确声明和初始化。

			
		

	



              




          




        



    





    



      

      

        
      

      





	

		评论	
	

  

	
    

      

      

      

        
        

          
          

            

              成就一亿技术人!
            

            

              拼手气红包6.0元
            

          

        

        

          

            还能输入1000个字符
          

          

             
          

          

            

              红包
              添加红包
            

            

              表情包
              插入表情
              

                

              

            

            

              表情包
              代码片
              

                
              

            

            

              
              
              
              
              
              
              
            

          

        

      

    

		

			

			

			

					 条评论被折叠 查看
			

			

				
			

		

	

	




  

    

      添加红包
      
    

    

      

        
        

          
          
        

        
请填写红包祝福语或标题

      

      

        
        

          
          个
        

        
红包个数最小为10个

      

      

        
        

          
          元
        

        
红包金额最低5元

      

      

        
        

          当前余额3.43元
          前往充值 >
        

      

      

        

          需支付：10.00元
        

        
        
      

    

  





  

    
    
  

  

    
    
  








  

    

      

        

          

            
            
成就一亿技术人!

          

          

        

        

          

          

            领取后你会自动成为博主和红包主的粉丝
            规则
          

        

      

      

        

          

            
              
            
            

              
hope_wisdom
 发出的红包
            

          

        

        

          

          

          

        

      

    

    

  



      
      

      
实付元

      
使用余额支付

      

        

          

            
            点击重新获取
          

        

        
扫码支付

      

      

        
          
            
          
          
        
      

      

        
        钱包余额
          0
          

            
            

              

                
抵扣说明：

                
 1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
 2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

              

            

          

      

      余额充值