利用DRP动态调整MMCME2时钟频率

原创 已于 2023-01-03 12:01:52 修改 · 7k 阅读 · 64 ·
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#fpga开发

于 2022-09-27 21:31:01 首次发布
本文介绍了如何在FPGA开发中利用DRP接口动态调整MMCM（Multi-Mode Clock Manager）的输出频率，以节省LUT资源。详细讨论了MMCM的结构、频率计算方式，以及通过DRP端口访问寄存器实现频率调整的过程。参考设计部分包括MMCM_DRP模块的功能、端口、参数及其状态机的工作原理。

目录

MMCM结构

MMCM输出频率的动态调整

参考设计

参考设计概述

MMCM_DRP模块的端口

MMCM_DRP模块的参数

MMCM_DRP的状态机

实验内容

参考资料

MMCM结构

MMCM的结构见UG472的Figure 3-2。

时钟方面：CLKIN1为输入的Primary时钟，CLKIN2为输入的Secondary时钟，CLKOUT0~6为输出时钟，CLKFB为反馈时钟。

频率方面：D为输入时钟的分频器，O0~O6为输出时钟的分频器（O0支持小数分频），M为反馈时钟的分频器（支持小数分频）。

时钟频率按照下式计算：

CLKOUT0 = CLKIN1/2 × M / D / O0

MMCM输出频率的动态调整

从IP Integrator中添加时钟IP核时，可选择通过AXI4-Lite接口或DRP接口进行动态配置。对于K7系列FPGA，使用AXI4-Lite接口进行配置时，消耗的资源见PG065的Table 4-1。

上述资源消耗较多，采用DRP接口可节省LUT资源。DRP接口见PG065的Table 2-1。

通过DRP端口可访问的寄存器及寄存器位域的定义见XAPP888手册Table 1~Table 15。

通过上述寄存器可修改MMCM结构中输入时钟分频、输出时钟分频和反馈时钟分频的值，从而实现对输出时钟频率的调整。

MMCM动态配置期间或配置完成后必须进行复位，因此时钟频率的切换并不是一个连续的过程，见XAPP888。

参考设计

参考设计概述

XAPP888包含了一个利用DRP端口进行重配置的参考设计，其连接关系见XAPP888的Figure 3。

其中，MMCM_

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<think>嗯，用户想通过Verilog的VIO来动态调整系统时钟频率。首先，我需要回忆一下VIO（Virtual Input/Output）是什么。VIO是Xilinx提供的一个调试工具，属于ChipScope的一部分，允许在运行时动态地监控和修改FPGA内部的信号，而不需要重新编译设计。这对于实时调整参数非常有用。 接下来，系统时钟频率的动态调整通常需要动态重配置时钟模块，比如Xilinx的MMCM（Mixed-Mode Clock Manager）或PLL。这些模块可以通过DRP（Dynamic Reconfiguration Port）接口在运行时调整参数，比如分频系数或倍频系数，从而改变输出频率。 用户的问题是如何将VIO的输出连接到DRP，以实现动态调整。首先，我需要确定DRP的接口信号有哪些。通常，DRP包括地址线（DADDR）、数据输入（DI）、数据输出（DO）、写使能（DWE）、使能信号（DEN）和就绪信号（DRDY）等。用户需要通过VIO的输出控制这些信号，以发送正确的配置参数到时钟模块。 然后，需要考虑如何生成正确的配置值。每个时钟模块的配置寄存器可能有不同的地址和数值，这需要参考Xilinx的文档，比如UG472（7 Series FPGAs Clocking Resources User Guide）来获取正确的寄存器和位域信息。用户需要预先计算好不同频率对应的分频系数，并存储在查找表（LUT）中，或者通过VIO输入动态设置。 另外，需要注意时钟切换时的平滑过渡，避免产生毛刺或时钟中断。这可能需要在重配置过程中保持时钟有效，或者在切换时使用时钟多路复用器进行无缝切换。 还需要考虑同步问题，因为DRP的操作可能需要与系统时钟同步。可能需要使用状态机来管理DRP的读写过程，确保每一步操作都符合时序要求。 代码结构方面，可能需要实例化时钟模块（如MMCM），并连接其DRP端口到VIO的输出。同时，可能需要一个控制模块来处理VIO的输入，并将其转换为DRP的信号序列。此外，测试和仿真是关键，需要使用VIO在硬件上验证频率变化是否正确，同时确保设计满足时序约束。 最后，用户可能需要参考相关的应用笔记或示例代码，比如Xilinx提供的动态重配置示例，以及如何集成VIO进行实时控制。此外，还需注意资源的使用情况，确保VIO和DRP逻辑不会占用过多FPGA资源。</think>### 通过VIO动态调整系统时钟频率的Verilog实现方法 #### 1. 核心原理 动态调整系统时钟频率需结合**时钟管理单元（如Xilinx MMCM/PLL）的DRP接口**与**VIO控制信号**。VIO通过JTAG接口实时输出配置参数，驱动DRP接口修改时钟分频/倍频系数，实现频率调节[^1][^2]。 #### 2. 实现步骤 **2.1 时钟模块实例化** ```verilog // MMCM原语示例（7系列FPGA） MMCME2_BASE #( .CLKFBOUT_MULT_F(10), // 初始倍频系数 .CLKIN1_PERIOD(10.0), // 输入时钟周期10ns(100MHz) .CLKOUT0_DIVIDE_F(10) // 初始分频系数 ) mmcm_inst ( .CLKOUT0(clk_out), // 输出时钟 .LOCKED(mmcm_locked), // 锁定信号 .CLKFBIN(mmcm_fb), // 反馈时钟 .CLKIN1(clk_in), // 输入时钟 .PWRDWN(1'b0), // 始终使能 .RST(mmcm_reset) // 复位信号 ); ``` **2.2 DRP接口连接** ```verilog // DRP接口信号定义 wire [6:0] drp_addr; // 配置寄存器地址 wire [15:0] drp_di; // 写入数据 wire drp_en; // 使能信号 wire drp_we; // 写使能 wire [15:0] drp_do; // 读出数据 wire drp_rdy; // 操作完成 // VIO输出连接 vio_0 vio_inst ( .clk(clk_vio), // VIO工作时钟（通常用独立时钟） .probe_out0(drp_addr), .probe_out1(drp_di), .probe_out2(drp_en), .probe_out3(drp_we) ); ``` **2.3 状态机控制（关键部分）** ```verilog typedef enum {IDLE, WRITE, WAIT_RDY} drp_state; drp_state state; always @(posedge clk_vio) begin case(state) IDLE: if (drp_en) begin mmcm_drp_en <= 1; mmcm_drp_we <= drp_we; state <= WRITE; end WRITE: if (drp_rdy) begin mmcm_drp_en <= 0; state <= WAIT_RDY; end WAIT_RDY: if (!drp_rdy) state <= IDLE; endcase end ``` #### 3. 配置参数计算 频率调整需计算正确的DRP寄存器值： $$ f_{out} = \frac{f_{in} \times CLKFBOUT\_MULT\_F}{CLKOUT0\_DIVIDE\_F} $$ 例如输入100MHz，目标输出200MHz时： $$ CLKFBOUT\_MULT\_F = 10,\ CLKOUT0\_DIVIDE\_F = 5 $$ #### 4. 注意事项 - **时钟切换安全**：建议使用BUFGCE实现时钟门控 - **时序约束**：需添加跨时钟域约束 - **锁定监测**：必须检查LOCKED信号后再进行配置修改 - **动态补偿**：启用CLKOUT0_DIVIDE_F的动态调整特性 #### 5. 验证方法 ```verilog // 频率计数器示例 reg [31:0] freq_cnt; always @(posedge clk_out) begin if (mmcm_locked) freq_cnt <= freq_cnt + 1; end vio_0 vio_inst ( .probe_in0(freq_cnt[23:0]) // 将计数值回传至VIO ); ```
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