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VHDL基础——阿傥的博客csdn



TYPE 数据类型






VHDL 中Others 的用法

VHDL event 属性


VHDL generate 语句使用



VHDL 属性语句之attribute

请问在VHDL里将一个信号置为open是什么意思?

FOR LOOP 语句

vhdl reverse_range

VHDL中assert是什么

VHDL断言语句与报告语句

这篇博客详细介绍了VHDL的基础概念,包括数据类型、Others的用法、事件属性和generate语句的使用。同时,还探讨了VHDL中的属性语句、信号置为open的含义以及assert断言语句的应用。适合于想要深入理解VHDL的硬件设计人员阅读。






VHDL基础——阿傥的博客csdn



TYPE 数据类型






VHDL 中Others 的用法

VHDL event 属性


VHDL generate 语句使用





FOR LOOP 语句

vhdl reverse_range



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