12.基础实验（1）按键检测

最新推荐文章于 2025-10-31 09:47:32 发布

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#verilog #fpga

本文详细介绍了一种基于Verilog HDL的按键检测与消抖技术实现方法，通过时序图解析了按键信号不稳定的问题，并提供了具体的代码示例。文章还介绍了如何利用ModelSim软件进行仿真验证。

基础实验（1）按键检测

按键检测实际上是一个很简单的实验，关键在于画出时序图。
如下图所示，按键按下和松开的时候，由于机械抖动，按键信号会有不稳定的波动，我们需要隔绝这部分的波动，然后等待稳定后，延时5ms后，仍然是低电平，则获得了正确的按键信号。

这里key_cnt只有在key为低电平时，才开始计数。当key_cnt==2499999，即计数到5ms的时间后，key_flag拉高。等待key为高电平后，key_flag又重新被拉低，等待下次按键检测的过程。

设计分析

时序图出来了，就搞定了。
时序图如下。

时序图设计的代码如下。

{
   
    signal: [
  {
   
    name: "key",  wave: "h..........lh.l.h..l...................................h.l.h..l.h.......", period:0.2 },
  {
   
    name: "key_cnt",  wave: "=..==============", data: [,,,"0", "1", "2", , "END",]},
  {
   
    name: "cnt_flag", wave: "0..d.0....1..0d0." },
  {
   
    name: "led_flag", wave: "0.........10....." },
]}

实验步骤

编写代码如下。

module key_debounce(
	input 	wire			clk,
	input 	wire 			rst_n,
	input 	wire 			key,
	output 	wire	[3:0]	led
	);

localparam 			CNT_END = 250000 - 1;

reg 	[17:0]		cnt;
reg 				cnt_flag;
wire 				rst;
reg 				key_flag;
reg 	[3:0]		shift_led 	= 4'b0001;

assign rst = ~rst_n;
assign led = shift_led;

//cnt
always @(posedge clk) 
begin