【SpinalHDL】2.数据类型SpinalEnum

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#fpga开发 #verilog #scala

本文介绍了如何在SpinalHDL中使用SpinalEnum类创建枚举类型，以及如何通过SpinalConfig进行Verilog代码生成，包括自定义编码方式和控制生成的预设选项。

2.1枚举类型（SpinalEnum <-> localparam/define)

使用起来比较简单，只需要定义一个对象即可。

import spinal.core._  
  
object Enum extends SpinalEnum(defaultEncoding = binarySequential) {
   
     
  val encoding = SpinalEnumEncoding("dynamicEncoding", _ * 2 +<
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sinply6
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一.描述(Description)本文作为SpinalHDL学习笔记第篇，介绍SpinalHDL的数据类型。目录：1.描述(Description)2.声明(Declaration)3.操作符(Operators)一.描述(Description)UInt/SInt数据类型是⼀个能⽤在有/⽆符号计算中的bits向量。
【SpinalHDL快速入门】4.4、基本类型之Enum
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在SpinalHDL中，Component和Bundle都是用于定义硬件模块的关键词，但它们的用途和作用略有不同。
SpinalHDL之数据类型（四）
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对于上述例⼦, 使⽤默认的编码⽅式。原⽣的枚举类型⽤于VHDL, ⼆进制编码⽤于Verilog。|操作符|描述|返回类型| |x===y|相等|Bool| |x=/=y|不相等|Bool|为了使⽤你的enum, 例如在函数⾥, 你需要它的类型。Enumeration类型代表⼀组值组成的列表。1. 比较运算(Comparison)⼀、描述(Description)⼆、声明(Declaration)三、操作符(Operators)1. 编码(Encoding)2. 举例(Example)
【SpinalHDL】代码生成功能
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在学习SpinalHDL学习的时候，大部分人可能已经掌握了一种或多种IC设计语言，例如verilog、vhdl或system verilog等。在最开始学习新的语言时，个人习惯是比较新语言代码与原来熟悉的语言代码相比较，这就用了SpinalHDL中非常常用的代码生成功能。 SpinalHDL从语言层次上来看是数字设计抽象语言，相比与verilog/vhdl/system verilog等语言更具抽象化，在实际使用过程中也是更多的利用SpinalHDL编写程序后转化为以上语言。本篇文章主要讲解如何将编写的S
SpinalHDL之VHDL 和 Verilog 生成
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07-14 1295
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【SpinalHDL】1. Getting Started
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02-06 1901
继承自Component组件的module_xxx类定义了一个类似verilog中module的模块，内部为module的具体的实现，这里暂时不做具体的阐述；最后object对象定义的main函数为scala语言的入口函数，SpinalVerilog语句实现了将Scala语句转换为Verilog语句的功能。当然也可以不指定版本，每次都使用最近的SpinalHDL版本，build.sbt可以做如下的修改。其中verision为build.sbt的版本号，一般不需要修改；以一个简单的例子做说明吧。
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最后补充一点，无论是采用chisel还是SpinalHDL开发，两种语言都是解放双手的优秀开发工具，优秀的scala开发者的开发效率甚至能够抵得上3-4个传统verilog开发者，这是多数公司在实际经历后得出的结论（并非夸张）。Chisel因其出身高贵而享有极高的知名度，但对于习惯了Verilog的用户来说，其使用和学习方式可能过于“软件化”，参照Chisel的标志性项目“Rocket”来看，整个代码充斥着隐式传参，时钟域也被隐式代入，这容易让“老逻辑人”感到不适。那么，是否有更可靠的解决方案呢？
SpinalHDL之错误修复（中篇）
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6.锁存器检测 (Latch detected)SpinalHDL 将检查在综合期间没有组合信号会引入锁存器。换句话说，这是检查有没有组合信号被部分赋值。
spinal HDL - 02 - Spinal HDL数据类型 - 基本数据类型
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10-26 3135
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用scala写一个基本五级流水线CPU(三)增加R型指令
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用scala写一个基本五级流水线CPU
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用scala写一个基本五级流水线CPU ctime:2020-06-26 20:09:48 +0900|1593169788 标签（空格分隔）： 技术 硬件 最近学SpinaHDL，一直想写个什么东西练练手。刚好以前一直想写个CPU，之前也在重新学计算机组成原理，刚好就用来作为练习。 其实想写CPU的想法已经很久了，基本上每一次重新学FPGA或者verilog的时候，都会有这么一个想法，但是每次都是因为各种原因不了了之。 有一些是个人兴趣原因，比如又发现了其他更好玩的东西，也有时候是因为被verilog的
高性能计算 FPGA 开发：Quartus Prime 18.0 下载安装教程 高带宽内存（HBM2）支持
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软件详情Quartus Prime 是英特尔（原 Altera）推出的 PLD/FPGA 设计开发平台，广泛应用于芯片设计、逻辑电路开发、高速接口和嵌入式系统领域。它支持完整的硬件设计流程，从架构设计、逻辑综合、仿真分析，到烧录部署。部分重新配置升级：提供一键式部分重新配置设计流程，能动态重新配置 FPGA 部分区域，其余区域正常运行。同时优化了 Stratix 10 器件的重新配置时间，还支持传统和分层两种重新配置流程，助力加速产品上市。快速重新编译适配。
MMC级联H桥仿真图：电压电流双闭环控制
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仿真波形出来那刻真刺激：上下桥臂电流像照镜子似的对称，电容电压波动控制在±2%以内。不过也翻过车——有次忘记限制动态过程中的最大dv/dt，IGBT模型直接报过热警告，吓得赶紧加了个斜率限制器。这段代码实现的是电压越限时的紧急均压策略。当检测到平均电压超标5%，优先让电压低的模块接入电路吃电流，比传统轮流触发更抗浪涌。最近在搞MMC（模块化多电平换流器）的仿真，发现这玩意儿真是电力电子界的乐高——全靠子模块堆叠。特别是级联H桥的结构，玩电压合成比搭积木刺激多了。MMC，级联H桥仿真图，电压电流双闭环。
FMC接口定义
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FPGA 对 I/O 需求的变化适应性很强。在重新配置 FPGA 以实现新协议之后，只需更换物理 I/O 组件和连接器即可。除非 I/O 组件在扩展卡模块，否则需要改变板级设计。为了避免与设计变更相关的成本和工作量，设计人员一直依赖于 PCI Mezzanine Card (PMC) 和 Switched Mezzanine Card (XMC) 标准。然而，这些标准是多年前为单板计算机（SBCs）等通用解决方案开发的，而不是 FPGA。
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ChipCamp的博客---https://chipcamp.blog.youkuaiyun.com/
11-27 825
本文探讨了Verilog语言中reg关键字的语义特性及其对仿真器和综合器的影响。首先介绍了译码器的典型应用和波形图表示方法，随后重点分析了Verilog代码中reg关键字的特殊含义：在过程化块中，reg仅表示变量可被赋值，并不等同于物理寄存器。文章深入剖析了reg对仿真器的核心作用，指出其为仿真器提供了关键的数据存储语义，与wire类型的连续驱动模型形成鲜明对比。最后强调reg关键字不仅为综合器提供提示，更是仿真器必须遵守的关于数据存储和更新的核心规则。这种语义区分对仿真器的正确实现至关重要。
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