【SpinalHDL】3.奇淫技巧

原创

于 2024-02-06 17:35:35 发布 · 454 阅读

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#fpga开发 #fpga #verilog #scala

本文介绍了如何在SpinalHDL中通过SpinalConfig自定义信号前缀，并展示了如何设置组件的module名称，如使用Scala代码实现sum模块的命名。

一、SpinalConfig

1.reg、wire名称的前缀

在SpinalHDL中默认采用的前缀为zz，可以通过在SpinalConfig中配置“anonymSignalPrefix”字符串中的内容达到你想要的前缀，Scala中代码如下：

object Top extends App {  
	SpinalConfig(anonymSignalPrefix = "tmp").generateVerilog(new Top)  
}

这样就会将SpinalHDL生成的“zz”前缀替换为“tmp”啦，简单又使用的技巧就此获得。

二、Component

1.设定module名称

在SpinalHDL中采用this.setDefinitionName达到module名称的目的，请看scala代码

class Sum(diw: Int, size: Int, stage:

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