HDL—Verilog Language—Modules:Hierarchy—Connecting ports by name

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文章描述了一种将信号线按照给定表格连接的方法，特别是在VHDL或Verilog硬件描述语言中。它展示了如何在top_module中例化mod_a模块，详细列出了各输入和输出信号的对应关系，如in1(a),in2(b),in3(c),in4(d)分别与inputa,inputb,inputc,inputd相连，而out1,out2作为输出连接到top_module的out1和out2。

把信号线按这个表格连起来

这个就给了mod_a内的信号名，就可以用这种方式例化了

模块名例化后的的模块名（.模块的信号名(top中与模块连接的信号的名字),

.模块的信号名(top中与模块连接的信号的名字),

.模块的信号名(top中与模块连接的信号的名字)

);

module top_module (
    input a,
    input b,
    input c,
    input d,
    output out1,
    output out2
);
    mod_a mod_a_1(
        .out1(out1),
        .out2(out2),
        .in1(a),
        .in2(b),
        .in3(c),
        .in4(d),
    );
endmodule