HDL—Verilog Language—Vectors—Vectors in more detail

该电路设计将16位输入信号拆分为两个8位部分,分别输出高位[15:8]和低位[7:0]字节。通过使用assign语句,实现了输入到输出的直接映射。

Build a combinational circuit that splits an input half-word (16 bits, [15:0] ) into lower [7:0] and upper [15:8] bytes.

构建一个组合电路,将输入的半字(16位,[15:0])拆分为低位[7:0]和高位[15:8]字节。

就是把低几位和高几位的线分开和输出assign起来

`default_nettype none     // Disable implicit nets. Reduces some types of bugs.
module top_module(
    input wire [15:0] in,
    output wire [7:0] out_hi,
    output wire [7:0] out_lo );
    assign out_hi = in[15:8];
    assign out_lo = in[7:0];
endmodule

 

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