UVa #1349 Optimal Bus Route Design (例题11-10)

本文介绍了一种将复杂问题转化为二分图匹配的经典解题思路。通过将原问题‘寻找覆盖所有点的不相交圆’转换为‘每个点仅有一个父节点的结构构建’,利用二分图匹配算法高效求解。分享了具体的实现代码,并讨论了此类问题的通用解决方法。

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这道题作为一道regional,最值得学习的应该是问题的等价转换。


把“找出几个圈,使得所有的点都只存在于一个圈内”,转换为“给每个点找一个孩子,使得一个点只有一个父亲”。转换后的问题,就可以用二分图匹配来做了:每个点拆成两部分分别放在二分图的S和T,使得S到T的连线代表儿子-父亲的关系。之后再求二分图的带权值的完美匹配,则可以保证每个结点只有一个儿子、一个父亲的情况下,求出最小费用了。


我自己想的时候就只考虑了从“画圈”上来下手的方法,但是都很麻烦,而且效率不高。通过探索“圆圈”的特性(每个结点只有一个儿子、一个父亲),则可以将问题转换、建模成可以用经典模型解决的问题,这种思路应该多学习和锻炼~


Run Time: 0.146s

#define UVa  "LT11-10.1349.cpp"		//Optimal Bus Route Design

#include<cstdio>
#include<cstring>
#include<algorithm>
#include<vector>
#include<queue>
#include<iostream>

using namespace std;


//Global Variables.
const int maxn = 100 + 5, INF = 1<<30;
int n;
////


struct Edge {
    int from, to, cap, flow, cost;
    Edge(int f, int t, int c, int fw, int ct): from(f), to(t), cap(c), flow(fw), cost(ct) {}
};

struct MCMF {
    vector<Edge> edges;
    vector<int> G[2*maxn];
    int a[2*maxn], p[2*maxn], d[2*maxn], inq[2*maxn];

    void init() {
        edges.clear();
        for(int i = 0; i < 2*maxn; i ++)G[i].clear();
    }
    void addEdge(int from, int to, int cap, int flow, int cost) {
        edges.push_back(Edge(from, to, cap, flow, cost));
        edges.push_back(Edge(to, from, 0, flow, -cost));
        G[from].push_back(edges.size() - 2);
        G[to].push_back(edges.size() - 1);
    }
    bool bellmanFord(int src, int targ, int& flow, long long& cost) {
        for(int i = 0; i <= 2*maxn; i ++) d[i] = INF;
        memset(inq, 0, sizeof(inq));
        queue<int> q;
        q.push(src);
        inq[src] = 1;
        a[src] = INF;
        d[src] = 0;
        p[src] = 0;
        while(!q.empty()) {
            int x = q.front(); q.pop();
            inq[x] = 0;
            for(int i = 0; i < G[x].size(); i ++) {
                Edge& e = edges[G[x][i]];
                int y = e.to;
                if(e.cap > e.flow && d[y] > d[x] + e.cost) {
                    d[y] = d[x] + e.cost;
                    a[y] = min(a[x], e.cap-e.flow);
                    p[y] = G[x][i];
                    if(!inq[y]) {
                        inq[y] = 1;
                        q.push(y);
                    }
                }
            }
        }
        if(d[targ] == INF) return false;
        for(int u = targ; u != src; u = edges[p[u]].from) {
            edges[p[u]].flow += a[targ];
            edges[p[u]^1].flow -= a[targ];
        }
        flow += a[targ];
        cost += (long long)d[targ]*(long long)a[targ];
        return true;
    }


    void mincostMaxflow(int src, int targ, int& flow, long long& cost) {
        flow = cost = 0;
        while(bellmanFord(src, targ, flow, cost));
    }
}mcmf;


int main() {
    while(cin>>n && n) {
        mcmf.init();
        for(int from = 1; from <= n; from ++) {
            int to, cost;
            while(cin>>to && to) {
                to += n;
                cin>>cost;
                mcmf.addEdge(from, to, 1, 0, cost);
            }
        }
        int src = 2*n+1, targ = 2*n+2;
        for(int i = 1; i <= n; i ++) {
            mcmf.addEdge(src, i, 1, 0, 0);
            mcmf.addEdge(i+n, targ, 1, 0, 0);
        }
        int flow;
        long long cost;
        mcmf.mincostMaxflow(src, targ, flow, cost);
        if(flow == n)
            printf("%lld\n",cost);
        else
            printf("N\n");

    }

    return 0;
}


<think>嗯,用户遇到了Vivado在实现阶段报错的问题,具体是[Place 30-675],关于全局时钟IO引脚和BUFG对的次优布局。我需要先理解这个错误的含义和可能的原因。 首先,全局时钟资源在FPGA设计中非常重要,尤其是时钟信号需要低延迟和高稳定性。BUFG是全局时钟缓冲器,用于将时钟信号分配到全局时钟网络上。如果IO引脚和BUFG之间的布局不理想,可能会导致时序问题或时钟偏差。 根据引用[^1],这个错误通常是因为时钟信号路径不符合FPGA架构的最佳实践。可能的原因有几个:一是时钟输入引脚没有直接连接到BUFG,中间可能有其他逻辑;二是布局约束不足,导致工具无法正确放置;三是物理位置限制,比如BUFG和IO引脚之间的距离过远。 接下来,我需要考虑解决方案。首先检查代码中的时钟定义,确保时钟信号直接连接到BUFG,没有经过逻辑处理。例如在Verilog中,应该使用IBUFG和BUFG组合。然后,添加位置约束,将时钟引脚和BUFG放置在合适的位置,可能需要使用XDC约束文件来指定位置。另外,使用CLOCK_DEDICATED_ROUTE属性可以绕过某些检查,但需谨慎。最后,优化布局策略,比如在Vivado中启用更严格的时钟布局优化选项。 还需要注意,不同FPGA型号的架构可能不同,比如7系列和UltraScale+的BUFG位置可能影响布局策略。因此,用户需要根据具体器件调整约束。 用户可能需要进一步了解如何编写XDC约束,或者如何分析时钟路径。我应该建议他们检查代码中的时钟连接,添加正确的约束,并在必要时参考Xilinx文档或社区资源。如果问题持续,可能需要调整布局或考虑硬件限制。</think>### 全局时钟IO引脚与BUFG对次优布局的解决方案 在FPGA设计中,全局时钟资源(如BUFG)的布局直接影响时序性能和信号完整性。错误`[Place 30-675]`表明时钟输入引脚(如全局时钟IO)与对应的BUFG缓冲器之间的物理路径未达到最佳布局要求,可能导致时钟延迟或布线拥塞[^1]。以下是分步解决方案: --- #### **1. 检查时钟信号路径** - **问题定位**:确认时钟信号是否直接从全局时钟引脚(如`MRCC`或`SRCC`)连接到BUFG,避免中间插入逻辑(如LUT或寄存器)。 - **代码示例**: ```verilog // 正确方式:直接连接BUFG wire clk_ibufg; IBUFG clk_ibufg_inst (.I(clk_in), .O(clk_ibufg)); BUFG bufg_inst (.I(clk_ibufg), .O(clk_out)); ``` --- #### **2. 添加位置约束** - **约束文件(XDC)**:通过约束指定全局时钟引脚和BUFG的位置,确保布局工具优先满足物理邻近性。 ```tcl # 示例:锁定时钟引脚和BUFG位置 set_property PACKAGE_PIN F10 [get_ports clk_in] set_property CLOCK_DEDICATED_ROUTE TRUE [get_nets clk_ibufg] ``` --- #### **3. 绕过次优路径检查(谨慎使用)** - **属性覆盖**:若设计需求允许非标准时钟路径,可添加以下属性(需验证时序): ```tcl set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets clk_ibufg] ``` --- #### **4. 优化布局策略** - **布局参数调整**:在Vivado中启用更高优化级别: ```tcl place_design -post_place_opt -unplace route_design -phys_opt ``` - **BUFG利用率监控**:避免过度使用BUFG资源,7系列FPGA通常支持32个BUFG,需合理分配。 --- #### **关键注意事项** - **架构差异**:UltraScale系列支持`BUFG_GT`,需区分与7系列的设计约束。 - **时钟域交叉**:跨时钟域信号需同步处理,避免因布局问题导致时序违例。 ---
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