VHDL并行信号赋值语句

VHDL的并行信号赋值语句包括三种：（1）简单并行信号赋值；（2）条件信号赋值；（3）选择信号 语句赋值

共同特点：1、赋值目标必须是信号，与其他并行语句同时执行，与书写顺序及是否在块语句中无关

     2、每一信号赋值语句等效于一个进程语句，所有输入信号的变化都将启动该并行语句

一、简单信号赋值语句 即：信号<=表达式 

eg：

architecture max_min of var is

    begin

      output<=a(i);

     end max_min;

等效为

 architecture max_min of var is

    begin

     process（a,i）

begin

      output<=a(i);

end process;

     end max_min;

利用进程语句可使结构更加清晰，

二、条件信号赋值语句与进程中的多if选择语句等价

三、选择信号赋值语句与进程中的CASE语句等价