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RSS订阅原创 Sophus安装报错【已解决】
按照高翔博士slam14讲安装Sophus时报错，报错多是指向Eigen库。百度后考虑是两者版本不匹配引发的问题。使用ubuntu20自带软件源安装的Eigen版本经查阅是3.3.7版本号path：/usr/include/eigen3/Eigen/src/Core/util删除Eigen库：1|sudo updatedb 2|locate eigen3 得到Eigen位置，删除：sudo rm -rf /usr/include/eigen3 /usr/lib/cmake/eigen
2021-11-09 16:07:37
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原创 VScode编辑时提示include错误，更新includePath
有些时候对于新添加的一些第三方库，由于没有更新头文件路径，导致VScode无法识别而出现红色波浪线的错误提示：解决方法：打开设置->扩展->setting.json在setting.json中编辑：“C_Cpp.default.includePath”:[“头文件路径（如”/usr/include/eigen3"）",],...
2021-11-02 16:50:49
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原创 (已解决)Target “opencv_cmake“ links to target “Iconv::Iconv“ but the target was not found
在安装好opencv后为了测试是否能正常使用，决定测试自带的demo：~/opencv/samples/cpp/example_cmake然后出现以下报错用到了Iconv，但不能正确找到它的位置。最简单的解决办法就是按照终端上所提示的直接使用cmake的find_package()工具链接到Iconv所在的库即在CmakeLists.txt中加入find_package(Iconv)，成功解决问题。find_package()的具体功能参见：https://blog.youkuaiyun.com/halu
2021-11-02 10:02:10
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原创 VHDL入门基础——电路设计（1）
VHDL基础——实战篇（1）分频电路偶倍分频（16分频为例）：在用rising_edge检测时，其实已经是2分频，因此对于偶数倍分频，N如果取x，则是2*(x+1)分频
2020-07-19 21:31:13
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原创 VHDL入门基础——信号
VHDL基础——信号赋值篇信号与变量不同，对变量的赋值是立即执行的并且对后续语句有影响。对信号的赋值虽然也是立即执行的，但信号的带入却是有“延时”的，也就是，虽然赋值语句立即生效，但是其新值对于后续语句的作用效果需要下一个周期才能体现，此时的周期仍然使用原值。因此进程中如果存在变量，那么进程语句可视为顺序执行，如果没有变量可理解为所有语句是并行执行的。用一段小程序来解释：在两个进程中，对1和2进行了调换，如果是顺序执行则仿真结构结果应该不同，但实际上仿真结果是相同的，所以说实际上进程中的语句是并行
2020-07-19 19:32:40
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原创 VHDL入门基础——系统层次化设计
VHDL基础——系统层次化设计篇元件例化目的：是将已设计好的实体当作一个元件来使用，用VHDL语言描述各元件之间的关系。因此元件例化=元件定义（已有元件调用）+连接关系映射（各元件连接关系）。Conponent 元件名 is[generic(属类表)];port(端口名表);end conpenent; --元件定义例化名1：元件名1 port map(元件端口名=>连接端口名)；例化名2：元件名2 port map(元
2020-07-18 14:45:54
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原创 VHDL入门基础——状态机（2）
VHDL基础语法（6）——状态机篇（2）Mealy状态机状态机的输出是由当前输入和当前状态共同决定的假设此时有一个状态机有三个状态，s0(000),s1(010),s2(100)。起始状态为s0，同时在din信号的作用下，改变其状态值。din=1时：s0->s1->s2->s0，但是与之前Moore所不同的是，输出并不等于下个状态所对应的输出，s0->s1(001);s1->s2(011);s2->s0(101);在din=0时，保持原有状态,输出此刻所对应输出值。
2020-07-15 21:27:48
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原创 VHDL入门基础——语法规则（3）
VHDL基础语法（3）——运算符篇算术运算符对象：signal or variable+：integer+integer但如果事先调用ieee库中std_logic_1164、std_logic_unsigned则可以是std_logic_vector+std_logic_vector、std_logic_vector+integer、integer+integer、integer+std_logic_vector-:同+:只能是std_logic_vectorstd_logic_vector
2020-07-12 21:25:29
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原创 VHDL入门基础——语法规则（2）
VHDL基础语法（2）数据类型1.Boolean：true fasle，用于逻辑运算2.bit：0或1，用于逻辑运算3.bit_vector：基于bit类型的数组，用于逻辑运算4.整数integer：-(231)~ 231-15.实数real:-1.0E38~1.0E38，只可仿真不可综合6.时间time：物理量（空格）单位，例如10 ms、20 μs。只可仿真不可综合tips:1.在实际的设计中，一般不会将外界接口输出设为Boolean类型，但是布尔型会隐形地出现在设计中，比如if （A
2020-07-12 18:12:13
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原创 VHDL入门基础——语法规则
VHDL入门基础——语法规则篇们对Markdown编辑器进行了一些功能拓展与语法支持，除了标准的Markdown编辑器功能，我们增加了如下几点新功能，帮助你用它写博客：全新的界面设计 ，将会带来全新的写作体验；在创作中心设置你喜爱的代码高亮样式，Markdown 将代码片显示选择的高亮样式 进行展示；增加了 图片拖拽 功能，你可以将本地的图片直接拖拽到编辑区域直接展示；全新的 KaTeX数学公式 语法；增加了支持甘特图的mermaid语法1 功能；增加了 多屏幕编辑 Markdown文章功能
2020-07-10 16:27:32
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空空如也
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