VHDL中变量（variable）和信号（signal）的区别

定义：signal是指电子电路内部硬件连接的抽象，在综合过程中是硬件电路的线路，变量一般用于进程中局部数据存储单元

范围：信号可定义在结构体，实体，程序包中，变量定义在 process ，function ，procedure 中是局部量，

赋值：信号是在进程结束的时候赋值，所以你在进程中多次赋值只取最后一次，信号存在延时，通常延时时间为（德尔塔）到该进程结束。变量是立即赋值因为fpga是个process并行处理，所以一个变量只能在一个进程中赋值，否则会出错。