vhdl中变量（variable）和信号（signal）的区别

                        信号（signal）               变量（variable）
赋值：                 <=                                         ： =

定义：            在结构体中                            在进程中

适用范围：    全局                                         某个进程中

延迟：            有                                                 无

赋值：           在进程结束时                          立即赋值

注意几点：

1、变量是在进程结束的时候赋值，所以你在进程中多次赋值只取最后一次

2、因为fpga是个process并行处理，所以一个变量只能在一个进程中赋值，否则会出错。

谢谢  onionbea1  指点，今天查看，发现自己的两个搞错了。现在已经改正，实在抱歉。