zikong094的博客

原创 linux系统执行setup.sh脚本之后，提示错误 /bin/csh: bad interpreter: No such file or directory的解决办法

执行如下命令：bash安装后验证：bash通常会变成：bash。

原创 Flexe 简单介绍

1. 基础单元与结构： Shim层将Flexe组中每个标准以太网PHY（eg一个100G PHY）的带宽划分为20个固定时隙，每个时隙对应5Gbps的带宽，Calendar机制以20个连续的数据块为一个逻辑单元，并将1023个这样的逻辑单元组合成一个完成的Calnedar周期，然后循环。由至少1个最大254个标准的以太网物理层接口PHY绑定而成，组内的PHY必须采用同速率同时钟源，本质上是讲这些物理层端口的带宽资源池化，形成一个统一的，更大容量的逻辑传输管道。分50G和100G实例。

原创 路由器性能参数及接口类型

速率 155M 622M 2.5G 10G 40G 主要用于政府、电力、运营商。速率 10/100/1000M，10G/25G/40G/100G，可应用于所有行业。单位时间内发送最小包的个数，单位为pps，说白一点也就是说一秒钟之内可以转发的64B报文的个数。速率 155M 622M，主要用于金融行业。速率 155M 622M，主要用于电力、政府。包转发率= 接口速率/8/(64+8+12）;速率2M，主要用于电力、政府。8:接口速率为bit，转为Byte换算。8：以太报文前导码个数。

原创 路由器的分类

业务模型多，接口类型多，功能也多，比如H3C的MSR系列。转发性能和扩展能力都很强，可靠性高，比如H3C的CR系列。接口数量、业务能力、转发性能兼顾，比如H3C的SR系列。1. 接入路由器（多）--低端。2. 汇聚路由器（兼）--中端。3. 核心路由器（强）--高端。

原创 路由器架构分类

3. Crossbar架构。a> 转发性能越来越强。b> 可靠性越来越高。

原创 wireshark怎么讲捕获到的报文批量保存为十六进制数据格式

原创 couldn‘t load library “C:/questasim64_2024.1/win64/ScintillaTk/ScintillaTk114.dll“: this library 报错

下载自己电脑对应的x86或者x64的安装包，然后安装完成后即可解决。

原创 紫光 FPGA固化RAM位置的操作流程

6. 修改工程配置，在project setting 下，勾选 "override.pcf"，这样下次编译的时候，编译软件就会将fdc文件中约束的RAM固化位置的约束拿来编译版本用。3. 将【2】中的txt文件中的内容全选复制粘贴到pcf文件的最后面，然后保存pcf文件。pcf文件路径一般在工程的 device_map路径下。5. 将转换完成后的ram_fdc.txt文件打开，将DRAM的约束拷贝出来，粘贴到工程的fdc文件末尾即可。4. 将pcf文件转为fdc文件，采用如下命令即可。

原创 TCL脚本--------ping包上下电测试脚本

TCL脚本---------网络设备上下电后端口速率切换+ping包测试

原创 ping包脚本

tcl ping包脚本

原创 vivado不支持的FLASH器件怎么支持？

在vivado的安装路径下，/Vivado/2018.2/data/xicom/xicom_cfgmem_part_table.csv文件，进入之后，照猫画虎，添加需要支持的Flash器件即可

原创 开发FPGA常用网站

1. opencore2. verysource3. xilinx.com官网4. eetop

原创 IES仿真时报错解决方法之-----irun: *E,ELBERR: Error during elaboration (status 2), exiting.

"ncelab: *F,CUMSTS: Timescale directive missing on one or more modules.irun: *E,ELBERR: Error during elaboration (status 2), exiting.仿真时如果提示这样的错误，主要的原因是一部分module中指定了timescale，一部分没有指定，解决办法是给所有module都指...

原创 音频标准AES的一点理解

本文参考了文献 ：季小俊. 基于FPGA的SDI音频加解嵌设计[D]. 2016.1. 概要AES 的三个标准采样率是 32kHz、44.1kHz、48kHz，演播室应用优先选择48kHz 取样且时钟同步于视频信号的音频，本文为 48kHz 同步音频。它同时提供2 个声道的音频数据，量化精度多采用 20 比特或者 24 比特，不仅仅能够单独的 传输单声道或者立体音频信息，同时也能够附带时钟...

原创 ERROR: [Common 17-70] Application Exception: CORE_LOCATION mismatch

今天在使用vivado 2018.2版本进行xilinx K7 FPGA调试时，当烧写了带有debug核的BIT文件之后，想要抓取数据，提示ERROR: [Common 17-70] Application Exception: CORE_LOCATION mismatch弄了好久之后，发现，重启vivado就可以解决该问题；最好在关闭vivado之后，通过任务管理器查看一下是否彻底关...