【HDL系列】Sklansky加法器原理与设计

目录

一、进位选择加法器

二、Sklansky加法器

三、Verilog设计

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Sklansky加法器是另一种并行高速的树形加法器，由Sklansky于1959年发表，该加法器对比特位进位层级分组，根据对不同比特组所有可能的进位计算所有可选的和与进位，所以也叫Conditional-Sum Addition。

一、进位选择加法器

Sklansky加法器使用了进位选择加法器：

1. 进位选择加法器由2个行波进位加法器和1个选择器构成
2. 其中一个行波进位加法器假定进位进位为0
3. 另外一个行波进位加法器假定进位为1

其结构如下：

4比特进位选择加法器基础块结构

更多详细参考往期文章：https://zhuanlan.zhihu.com/p/102207162

我们先看下Sklansky在其论文中的一个进位选择加法器的例子（只取低8位部分做详细，如果阅读论文时，对于其表格数据由来不明的话可以细看以下部分）：

x = 0 1 1 0 1 1 0 1

y = 1 0 1 1 0 1 1 0

Sklansky中CSA逻辑的例子

 

第一级：