上采样、下采样到底是什么?


一、下采样

卷积神经网络中,卷积是最基本的操作模块,卷积定义如下:
在这里插入图片描述
在WHC的图像操作中,卷积就是输入图像区域和滤波器进行内积求和的过程。具体的操作如下:
在这里插入图片描述
卷积就是一种下采样的方式。

1.1 下采样方式

1、采用stride为2的池化层,如Max-pooling和Average-pooling,目前通常使用Max-pooling,因为他计算简单而且能够更好的保留纹理特征;
2、采用stride为2的卷积层,下采样的过程是一个信息损失的过程,而池化层是不可学习的,用stride为2的可学习卷积层来代替pooling可以得到更好的效果,当然同时也增加了一定的计算量。

1.2 下采样作用

下采样实际上就是缩小图像,主要目的是为了使得图像符合显示区域的大小,生成对应图像的缩略图。比如说在CNN中的池化层或卷积层就是下采样。不过卷积过程导致的图像变小是为了提取特征,而池化下采样是为了降低特征的维度。下采样层有两个作用:
一是减少计算量,防止过拟合;
二是增大感受野,使得后面的卷积核能够学到更加全局的信息。

二、上采样

2.1 上采样方式

它有反卷积(Deconvolution,也称转置卷积)、上池化(UnPooling)方法、双线性插值(各种插值算法)。
在卷积神经网络中,由于输入图像通过卷积神经网络(CNN)提取特征后,输出的尺寸往往会变小,而有时我们需要将图像恢复到原来的尺寸以便进行进一步的计算(如图像的语义分割),这个使图像由小分辨率映射到大分辨率的操作,叫做上采样,它的实现一般有三种方式:

  1. 插值,一般使用的是双线性插值,因为效果最好,虽然计算上比其他插值方式复杂,但是相对于卷积计算可以说不值一提,其他插值方式还有最近邻插值、三线性插值等;

  2. 转置卷积又或是说反卷积(Transpose Conv),通过对输入feature
    map间隔填充0,再进行标准的卷积计算,可以使得输出feature map的尺寸比输入更大;

  3. Up-Pooling - Max Unpooling && Avg Unpooling --Max Unpooling,在对称的max pooling位置记录最大值的索引位置,然后在unpooling阶段时将对应的值放置到原先最大值位置,其余位置补0;

在这里插入图片描述
unpooling的操作与unsampling类似,区别是unpooling记录了原来pooling是取样的位置,在unpooling的时候将输入feature map中的值填充到原来记录的位置上,而其他位置则以0来进行填充。

2.2 上采样作用

上采样实际上就是放大图像,指的是任何可以让图像变成更高分辨率的技术。

references

https://www.jianshu.com/p/fd9e2166cfcc

### 正确实例化和调用 Verilog 模块的方法 在 Verilog 中,模块的实例化是一个重要的概念。它指的是将已定义好的模块嵌入到其他模块中以实现特定功能的过程。需要注意的是,在 Verilog 的术语体系中,“调用”并不适用于描述这一过程;更准确的说法是“实例化”。以下是关于如何正确实例化一个模块的关键点: #### 1. 基本语法结构 当需要在一个模块内部使用另一个已经定义好的模块时,可以通过以下方法完成实例化操作: ```verilog // 定义目标模块(假设为adder) module adder ( input wire a, input wire b, input wire cin, output reg s, output reg cout ); always @(*) begin {cout, s} = a + b + cin; end endmodule // 实例化该模块 module top_module(); wire a, b, cin, s, cout; // 使用端口位置匹配法进行实例化 adder instance_name (.a(a), .b(b), .cin(cin), .s(s), .cout(cout)); initial begin // 测试代码省略... end endmodule ``` 上述代码展示了如何通过显式的端口名称绑定来实例化 `adder` 模块[^1]。 #### 2. 端口连接方式 Verilog 提供两种主要的方式来进行端口连接: - **基于位置的连接**:按照声明顺序依次对应参数。 - **基于名字的连接**:明确指定每个实际参数对应的形参名称。 推荐采用后者,因为它更加直观且易于维护。例如: ```verilog adder u_adder_instance ( .a(top_a), .b(top_b), .cin(top_cin), .s(top_s), .cout(top_cout) ); ``` 这种方式不仅提高了可读性,还减少了因错误排列而导致的功能异常风险[^5]。 #### 3. 复杂场景下的应用——Generate For 循环 如果存在大量相同类型的组件需要被集成进来,则可以利用 `generate-for` 结构简化书写流程。下面的例子演示了创建 N 个独立工作的加法器的情况: ```verilog genvar i; generate for(i=0;i<N;i=i+1)begin : ADDER_GEN adder u_adders( .a(data_in[i][0]), .b(data_in[i][1]), .cin(0), .s(sum_out[i]), .cout() ); end endgenerate ``` 这里运用到了 `genvar` 类型变量作为循环计数器,并借助 `generate...endgenerate` 构造实现了动态生成多个同类型实例的目的[^2]。 #### 总结 综上所述,理解并掌握 Verilog 中模块实例化的技巧对于构建复杂的数字系统至关重要。无论是基础的一对一映射还是高级别的批量部署方案,都需要严格遵循相应的语法规则以确保最终设计能够正常运行。
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