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形式验证简介通过纯数学方法分析两个网表的逻辑是否完全等价一种静态比较，会遍历所有的组合保证逻辑等价性，不需要动态激励比仿真可靠性高！！！仿真覆盖率低，且后仿非常慢。常用工具：Synopsys: FormalityCandence: LEC形式验证在设计流程中的位置：1、在综合后：保证综合过程没有出错，逻辑正确2、后端布局布线后：使用综合网表和和布局布线后网表进行比较（上图位置不正确，不用再STA后）形式验证的应用1、综合的网表与RTL对比做形式验证。保证综合过程没有逻辑错误。

STA静态时序分析——学习笔记静态时序分析简介及基本知识PT流程以及分步骤讲解2.1 设计STA环境2.2 指定STA库文件2.3 读取Netlist文件2.4 读取SPEF文件2.5 设置约束文件2.6 输出报告并保存数据文件PT基础使用PT其他使用PT实操静态时序分析简介及基本知识静态时序分析（STA）是通过工具对同步电路中所有存在的时序路径进行分析，检查是否存在时序违例。是标准的timing sign-off（时序签字）的工具。静态时序分析具有以下功能STA可分析电路最高时钟频率；STA

综合所需要的文件:RTL设计文件(DUT的内容);标准单元的库文件;其他库文件(如IO库，IP库等等);综合输出的文件:综合后的门级网表;带时序约束信息的sdc文件:其他一些后端需要用的特殊配置，如dont_touch设置等保留综合结果的ddc文件(之后可以直接load这个文件，查看综合结果);综合的基本流程:两种启动DC方式:dc_shelldesign_visiondc打开时会自动运行当前目录下的.synopsys_dc.setup文件。一些统一的参数配置等可以写在这个文件里。

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