2、纳米级技术：器件考量

纳米级技术：器件考量

1. 引言

过去三十年来，半导体行业按照摩尔定律呈指数级增长，集成密度达到了惊人的高度，片上功能也从简单的加法器发展到了片上系统。随着纳米技术时代的到来，半导体器件将被缩小到物理极限，电路和系统工程师面临着器件缩放带来的挑战。

1.1 硅晶体管缩放面临的问题

• 短沟道效应 ：在缩放的MOSFET器件中，随着沟道长度的减小，阈值电压Vth会降低。长沟道器件中，源极和漏极的耗尽区对器件大部分区域的电位或电场模式没有影响，阈值电压几乎与沟道长度和漏极偏置无关。但在短沟道器件中，源极和漏极的耗尽区相互作用，降低了源极和沟道之间的势垒，导致阈值电压降低。此外，漏极电压也会对短沟道器件的势垒产生显著影响，高漏极电压会进一步降低阈值电压，这种现象称为漏极诱导势垒降低（DIBL）。
• 漏电流 ：随着DIBL的增加，器件的Vth显著降低，导致亚阈值漏电流增加。为了缓解MOSFET中Vth降低的问题，会增加沟道掺杂，但对于缩放器件，增加的晕环掺杂会导致结带间隧穿（BTBT）电流增加。此外，缩放器件中氧化物厚度的缩放会导致栅极隧穿漏电流增加。漏电流的增加会降低晶体管的导通电流与关断电流之比，增加待机模式下的功耗。
• 工艺变化 ：工艺参数的变化是硅MOSFET缩放超过100nm的主要瓶颈之一。随着器件尺寸的不断缩小，控制关键工艺参数变得越来越困难，随机掺杂波动也会导致阈值电压的显著变化，从而降低生产良率。工艺变化还会导致晶体管性能的显著变化，增加漏电流，降低电池寿命。

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