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RSS订阅原创 Verilog 实现IEEE 754标准单精度浮点数运算器
该浮点数单元参考了《计算机组成原理》和网上有关IEEE 754标准的相关资料，设计比较简单，且只能保证综合前仿真正确，时序和面积并未优化，后端肯定无法通过。在算法上，有几个问题需要明确一下：首先是在加减操作时，有时可能与matlab结果有一点点区别（见结果分析，B= 0时），这是因为在尾数相加后，固定有一步右移升阶一位的操作，可能matlab的并没有这部操作，可能造成一些精度丢失，但几乎不影响结果。其次，为了硬件简单，并未引入非规格数。
2024-09-08 20:36:17
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原创 Verilog设计定点纯小数乘除法器
Booth算法，由校正法推导而出，对乘数X和被乘数Y的符号没有分类要求。特点：被乘数和部分积均采用双符号位，作为数值位参与计算。取一附加位添加到乘数末尾，该附加位初始值Yn+1 = 0。每次观察乘数的两位，规则如下：当运算至最后一位时（即最后一次判断），部分积不右移。最后的部分积作为乘积，同样借助双符号位判断是否溢出。
2024-08-30 21:53:49
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16位定点数除法（纯小数）
算法分析：当S为0时，C=A*B。从例题可知，两个N位数补码（含一位符号位）相乘，要重复N次操作（判断YnYn+1；部分积加值；部分积移位）可得到最终结果。但是最后一次操作没有移位操作，需要单独处理，思路是使用C_reg寄存器储存操作后移位前的结果，用C_shift变量存储操作后移位后的结果，作为取C_reg的值的部分作为输出C。
当S为1时，C=A/B。从例题可知，两个N位数补码（含一位符号位）相除，欲得到N位结果（一位符号位，N-1位小数位），要重复N次操作（判断被除数（余数）和除数的符号位；商值移位；余数加值，商值判断）得到结果。但第一次操作没有商值判断和余数移位；最后一步没有余数加值。且重复N次操作后，还要做末位置1操作。
2024-09-09
IEEE 754浮点数运算器的verilog代码和matlab仿真工程
本浮点数单元根据IEEE 754标准撰写，在一个模块中包含了单精度浮点数加减法，乘除法的相关内容。代码支持舍入，支持溢出判断，也支持正负数运算。且使用有限状态机编写，尽可能复用单元减小面积。同时资源还提供了单精度浮点数的运算和转换的matlab代码，可以将实数转换为二进制数，方便进行仿真值的获取和验证，同时代码有相关的文章支持解决，可以自行观看。
2024-09-09
空空如也
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