
verilog笔记
文章平均质量分 74
芙芙蛋糕
这个作者很懒,什么都没留下…
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Verilog 实现IEEE 754标准单精度浮点数运算器
该浮点数单元参考了《计算机组成原理》和网上有关IEEE 754标准的相关资料,设计比较简单,且只能保证综合前仿真正确,时序和面积并未优化,后端肯定无法通过。在算法上,有几个问题需要明确一下:首先是在加减操作时,有时可能与matlab结果有一点点区别(见结果分析,B= 0时),这是因为在尾数相加后,固定有一步右移升阶一位的操作,可能matlab的并没有这部操作,可能造成一些精度丢失,但几乎不影响结果。其次,为了硬件简单,并未引入非规格数。原创 2024-09-08 20:36:17 · 4127 阅读 · 0 评论 -
Verilog设计定点纯小数乘除法器
Booth算法,由校正法推导而出,对乘数X和被乘数Y的符号没有分类要求。特点:被乘数和部分积均采用双符号位,作为数值位参与计算。取一附加位添加到乘数末尾,该附加位初始值Yn+1 = 0。每次观察乘数的两位,规则如下:当运算至最后一位时(即最后一次判断),部分积不右移。最后的部分积作为乘积,同样借助双符号位判断是否溢出。原创 2024-08-30 21:53:49 · 2491 阅读 · 0 评论 -
Verilog 有符号数和无符号数的运算和连接实验
设计代码和仿真代码如上。原创 2024-08-27 23:36:56 · 525 阅读 · 0 评论 -
Verilog 有符号数和无符号数的赋值和移位实验
设计代码和测试代码如上。原创 2024-08-27 20:32:12 · 1216 阅读 · 0 评论