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RSS订阅原创 多帧尾解释
用户数据中的 7Ch：如果用户数据中恰好有一个八位组是 7Ch 并且它出现在多帧尾的位置（但不是多帧尾的最后一个八位组），那么这个 7Ch 将被替换为 5Ah，以避免接收端将其误认为是多帧结束标志。如果用户数据中的某个八位组是 7Ch，并且它出现在多帧尾的位置（但不是多帧尾的最后一个八位组），例如在一个子帧的中间或开始处，则该 7Ch 将被替换为 5Ah。正确理解：当扰码开启时，7Ch 替换为 5Ah 的规则只适用于用户数据中的 7Ch，而不应用于多帧尾最后一个八位组的控制字符 7Ch。
2025-01-24 23:08:41
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原创 JESD204B代码解说之jesd_ilas_gen
宏定义了每个字节计数器的行为，包括重置条件、递增逻辑以及在 ILAS 结束时如何调整计数值。
2024-12-29 21:51:11
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原创 IC设计中，ICG统一放到顶层好，还是分散到各个模块内部好？为什么？
IC设计中，ICG（时钟门控，Clock Gating）的放置策略是一个关键的设计决策，它影响到芯片的功耗、性能和面积（PPA）。ICG的主要目的是减少动态功耗，通过关闭不活跃模块的时钟信号来实现。对于ICG是统一放到顶层还是分散到各个模块内部的问题，没有一个固定的答案，因为这取决于具体的应用场景和设计需求。在实际应用中，许多设计采用了混合策略，即在顶层和模块内部都实现了不同程度的时钟门控，以平衡上述各方面的要求。
2024-12-27 10:08:03
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原创 JESD204B代码解说之jesd_sync_decode
这个模块的核心功能是在 JESD204B 链路层中处理同步信号sync_b，确保正确的帧和多帧边界对齐，并检测可能的传输错误。它还支持不同子类的操作模式，并提供了灵活的超时机制来保证系统的稳定性。
2024-12-25 20:06:54
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原创 SMIC 库文件片段内容的详细解释（入门级）
是这个单元的名称。pin(E) {pin(E)：定义了引脚E，这是一个输入引脚。：指明E是一个输入引脚。：指明E是时钟门控的使能引脚。：引脚E的电容值，单位是皮法（pF）。单元名称单元类型：带有时钟门控的正边沿预控制锁存器面积引脚E输入引脚时钟门控使能引脚电容值：0.001482 pF上升沿和下降沿的功耗模型与时钟引脚CK相关的建立时间和保持时间约束。
2024-10-31 10:20:19
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原创 Power Explorer：Leakage power、Internal power、switch power、driving clock activity等的含义
静态功耗，由晶体管的漏电流引起。：逻辑门内部的动态功耗，由信号切换引起。：信号在网络中传输和负载电容充电/放电引起的动态功耗。：时钟信号在网络中的切换活动。：寄存器时钟输入引脚的切换活动。：寄存器输出引脚的切换活动。：寄存器数据输入引脚的切换活动。：使能信号在一个周期内处于高电平的时间比例。ROADF：寄存器输出端口（Q引脚）的活动。ROADE：使能信号有效的寄存器输出端口（Q引脚）的活动。这些参数对于功耗分析和优化非常重要，可以帮助设计者识别并减少不必要的功耗来源。
2024-10-18 13:14:32
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原创 在Vivado中，group_path、set_clock_groups 和 set_false_path 等命令用于定义时钟之间的关系
group_path：用于将路径分组，便于应用相同的约束。：用于定义时钟之间的关系（同步或异步）。：用于忽略某些路径的时序分析。时钟域之间的关系如果两个有相同的时钟域和不同的时钟域，工具会根据已定义的关系进行时序分析。对于未定义的关系，如clk1和clk3，需要手动进行约束，否则工具不会自动推断它们之间的关系。通过上述方法，您可以正确地定义和管理时钟域之间的关系，确保工具能够正确地进行时序分析。
2024-10-15 14:37:12
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原创 VCS后仿遇到Timing violation问题
问题出来了，这里显示的精度只到ns级，而sdf文件和所有timescale设置的精度都到1ps，并且实际波形上面显示的也到ps的精度，请问这里显示的精度不够是什么原因造成的？各位前辈有没有遇到过这样的情况？解决办法：显示不到ps级的问题解决了，在TB里面加了这样一句：$timefomat(-9, 3, "ns", 10);
2024-10-08 09:12:50
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原创 Synopsys SpyGlass 进行 RTL 功耗估计
通过上述脚本，您可以使用 Synopsys SpyGlass 对纯 RTL 代码和带有 FSDB 波形的 RTL 代码进行功耗估计，并支持将 SDC 文件转换为 SGDC 文件。
2024-09-29 17:37:07
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原创 tessent生成的mbist逻辑中bsacn interface、bscan logic group def、mbist controller、mbist bap的功能及原理
在Tessent生成的MBIST（Memory Built-In Self-Test，存储器内建自测试）逻辑中，各个组件如BSCAN Interface、BSCAN Logic Group Def、MBIST Controller、MBIST BAP等扮演着关键角色。
2024-09-18 13:30:41
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原创 在顶层模块中例化一个包含双向端口信号的模块时，只想将双向端口信号作为输入端口来处理，可以采取以下几种方法来避免多驱动问题：
当您只想将双向端口信号作为输入端口处理时，可以使用双向端口缓冲器（如。如果您不想使用双向端口缓冲器，也可以通过使用单向端口缓冲器（如。）来隔离顶层模块中的信号与子模块中的双向端口信号。，其中包含一个双向端口信号。，并且您希望在顶层模块。仅作为输入端口来处理。）来实现类似的功能。
2024-09-12 14:27:40
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原创 在模块sd_ctrl中有个双向端口的信号sdio，想在顶层top中对该模块进行例化，同时给双向端口信号连接一个wire类型的信号，综合时会报多驱动，如何解决？
Vivado中进行设计时，如果在顶层模块中对一个包含双向端口信号的模块进行例化，并尝试将双向端口信号连接到一个wire类型的信号上，确实会在综合时遇到多驱动（multiple drivers）的问题。这是因为双向端口信号需要特殊的处理，以确保在不同的方向下，信号能够正确地被驱动。
2024-09-12 14:25:50
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原创 TAP、TAP_CTRL、SIB、TDR、BAP、TMB的中文名称以及它们的对外、对内接口信号和连接关系
由于具体的接口信号可能会因不同的设计或标准而有所差异，以下回答将提供一般性的描述。
2024-08-30 14:38:41
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原创 Synopsys TestMAX 是 Synopsys 提供的一款用于集成电路测试模式生成和测试向量开发的工具。而 Synopsys SMS (Self-Testing Memory System)
TestMAX和SMS分别针对不同的测试领域。TestMAX用于整体芯片级别的测试。SMS专门用于内存的 BIST 测试。它们之间没有直接的继承关系，但在实际应用中可能会结合使用。
2024-08-23 16:46:51
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原创 在Vivado仿真环境中通过脚本命令的方式初始化一个未初始化的Block RAM IP核，你可以按照以下步骤操作：
下面是一个具体的示例，假设你使用的是Verilog作为描述语言，并且Block RAM IP核已经通过Vivado的IP Integrator创建好，并且该IP核支持异步写入。
2024-08-22 11:27:48
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原创 找软件的Feature方法！
1、使用strings命令，将软件的所有文本信息导出来（记住要找到正确的二进制可执行文件，不是脚本文件哦），再在里面搜索！比如strings sss>1.txt，然后用文本编辑器去1.txt里面查找，看到比较像的，就把它加入到license文件中。偷偷告诉你，Feature一般都是成堆出现的，比如你知道一个DC-Ultra，那么在1.txt里面搜索DC-Ultra，在它附近，就是其他Feature！很多时候，有了XX软件，但是却不知道该把什么Feature加入到License文件里面，那么问题就来了！
2024-08-19 13:39:23
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原创 在Vivado中，如果一个输出端口有两个不同的时钟驱动它，并且这两个时钟在任何时刻只会有一个有效，那么您可以为每个时钟分别设置输出延迟约束。这种情况下，您需要为每个时钟定义一个输出延迟约束，并且明确指
首先，定义两个时钟clk1和clk2这里假设clk1的频率为 50 MHz（周期为 20 ns），而clk2的频率为 25 MHz（周期为 40 ns）。通过以上步骤，您可以为同一个输出端口设置两种不同的时钟驱动下的输出延迟约束。这样，无论哪个时钟有效，Vivado都会应用正确的约束。
2024-08-15 14:56:05
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原创 vivado进行综合时，为什么有的时钟需要设置set_property CLOCK_DEDICATED_ROUTE BACKBONE，有的不需要，为什么？使用它的目的是什么？
在Vivado进行综合时，有的时钟需要设置，而有的不需要，这主要取决于时钟信号的特性和设计需求。
2024-08-12 15:16:03
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转载 tessent ijtag 基础介绍
本文介绍了西门子Tessentijtag如何支持IEEE1687标准，包括硬件规则管理端口功能、时序和连接，以及通过InstrumentConnectivityLanguage(ICL)描述设备网络结构，和Procedural Description Language(PDL)进行层次化系统集成和自动重定向.3.PDL（Procedural Description Language）——用来描述在给定水平下的器件，同时可以更容易地集成到更高的层次系统中。
2024-08-08 16:44:23
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转载 tessent ijtag PDL retarget 流程
ijtag的PDL retarget 的流程本质就是利用PDL的comman 来实现对iJtag 网络的控制，用来控制TDR和SIB的状态是否开启或者是否需要对相应的模块或mode进行测试，本质是器件编程重新组合或生成（同时也能生成pattern）。主要步骤为：1.启动tessent 2.设置ijtag 状态和系统模式 3.读入icl 和PDL 文件 4.设置系统层级。5.定义时钟 6.设计规则检查 7. 生成pattern 8 .写出PDL 文件和pattern文件。
2024-08-08 16:13:01
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原创 关于vivado中，Verilog不支持二维数组端口的解决方法
注：.v定义二维数组端口会报错：port ‘xxx' must not be declared to be an array.1.最直接有效的方法是直接将.v改成.sv，亲测有效；2.将二维数组端口转成一维传递。
2024-08-07 14:55:12
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原创 dc_shell报错： Error Unable to open file “.......“: No such file or directory
dc_shell报错： Error Unable to open file ".......": No such file or directory
2024-07-19 13:25:04
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原创 JESD204B(2)——理解链路配置参数
目录在上一篇博客中《》，我们框架性的介绍了JESD204B，这篇博客介绍协议所需要关注的一些参数，这些参数基本就是决定了连接特性。理解这些参数，有助于理解连接中的转换特性、路径数（lane count）、速率以及接收能力。本篇博客主要是翻译自文献《Understanding JESD204B Link Parameters》，在加上一些自己的总结和补充。
2024-06-14 13:31:45
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转载 JESD204B(1)——总体概要
JESD204是一种连接数据转换器（ADC和DAC）和逻辑器件的高速串行接口，该标准的 B 修订版支持高达 12.5 Gbps串行数据速率（目前C修订版已经发布，即JESD204C），并可确保 JESD204 链路具有可重复的确定性延迟。随着高速ADC跨入GSPS范围，与FPGA（定制ASIC）进行数据传输的首选接口协议是JESD204B。在上一篇有关SerDes的博客《SerDes基础知识总结更小的封装尺寸与更低的封装成本简化的PCB 布局与布线高灵活布局该接口能够自适应不同数据转换器分辨率。
2024-05-31 14:06:54
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转载 xilinx ultrascale+ ddr4 管脚约束规则 PG150
UDQS对应dqs[3]，依次类推。规则3：dqs, dq, and dm/dbi location. （暗含规则：一组的放在一个lane通道上，如dq[7:0],dqs0 dm0是一个 associate，dq[15:8],dqs1 dm1是一个 associate）5）对于X4：dqs 和 dq必须放在同组的U 或 L nibble 里：dqs如果在N0,N1 dq放在N2..N6,dqs放在 N6,N7 dq放在 N8..N11,（N12不能放dq，其他没有强制顺序可以组内调线)；
2024-05-24 15:16:56
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转载 STM32链接脚本详解
RW段中初始值为0的段为ZI段，image文件无需包含ZI段，因为ZI段包含的是全局或静态初始值为0的变量，只要在程序运行后，将对应的RAM区域清零即可。上面的RW段，其加载地址指向FLASH，而运行地址指向RAM，因此需要拷贝。有时候我们需要在程序运行时知道各个段的起始地址、结束地址、大小等信息，这些信息链接器已经帮我们导出了，下面给出了一个使用的例子，这个例子实际上完成了__main的部分功能，即把FLASH中的RW段数据拷贝到RAM的运行地址上，并将RAM中的ZI段数据清零。
2024-05-24 15:15:10
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转载 MDK5.29，5.30，5.31，5.32，5.33, 5.34，5.35, 5.36, 5.37和各种pack软件包镜像下载（2022-05-04）
链接如下：MDK5.29，5.30，5.31，5.32，5.33, 5.34，5.35, 5.36, 5.37和各种pack软件包镜像下载（2022-05-04） - 知乎 (zhihu.com)网址：https://zhuanlan.zhihu.com/p/262507061
2023-12-14 09:47:19
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原创 关于spyglass 2017或者2018 feature could not be checked out问题解决办法
EDA工具 VCS Verdi Spyglass
2022-08-14 20:51:24
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Telescan PE v1.54 资源包：PCIE设备管理的利器
2025-03-21
Chinese-Translation-of-PCI-Express-Technology-main.zip
2024-12-08
Next Generation Wireless Communication Advances in Optical, mm-W
2024-08-20
Verilog示例代码，以SMIC 12nm工艺库为例给出Tessent TCL脚本示例
2024-06-20
空空如也
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