
Synopsys全家桶
harderandbetter
这个作者很懒,什么都没留下…
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【DC】DC的TCL脚本常用命令
0 clock 命令:Tcl Built-In Commandsclock seconds:Return the current date and time as a system-dependentinteger value. The unit of the value is seconds, allowing it to be used for relative time calculatio...转载 2018-06-08 17:32:56 · 14521 阅读 · 2 评论 -
【DC】DC脚本的输入输出延迟设置详解
最近初学DC,会陆续更新一些Synopsys全家桶的使用心得,也恳请大佬指教,本篇是在研究路径延迟设置时看到比较好的一篇,马来以后慢慢看。1)max_delay/min_delay设置指定路径的最大延迟和最小延迟。 如果电路完全是有组合逻辑电路构成的,可以直接使用这两条命令设置延迟。例如,限制一个门控时钟的控制信号ctrl: set_max_delay 5 -from ctrl ...转载 2018-06-08 23:41:38 · 4836 阅读 · 0 评论 -
【ICC】icc基本使用步骤(转载)(初稿)
DC输出门级网表和标准设计约束文件之后,使用IC complier进行后综合,得到版图文件。本文转载自论坛。我会结合自己的使用增加新的内容,并且随着使用不断更新============================================================================用icc_shell -g 启动GUI界面在GUI界面中,File—>Open D...原创 2018-06-28 15:44:38 · 18377 阅读 · 0 评论 -
【verilog环境】sublime编辑器配置verilog语法高亮-解决package download error
前期已经准备好了一整套开发环境,但是唯独缺少一个合适的文本编辑器用于开发verilog以及system veriliog代码。因此我选择sublime。安装方法简单整理如下: 下载:wget http://c758482.r82.cf2.rackcdn.com/Sublime\ Text\ 2.0.2\ x64.tar.bz2 解压:tar vxjf Sublime\ Text...原创 2019-01-06 17:45:35 · 3821 阅读 · 0 评论