JESD204B_SystemC_module Clk(2)

最新推荐文章于 2025-06-22 11:17:29 发布

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#AD9250 #FPGA #JESD204B #SerDes #SystemC

本文详细介绍了JESD204B系统中的时钟资源，包括Device clock、Frame clock、Local Multiframe clock以及SYSREF信号。时钟模式分为Subclass 0、1、2，着重讨论了它们的同步机制和时序要求。在SystemC模型中，重点阐述了时钟生成模块和SYNC信号的编码、解码过程，以及如何确保时钟对齐和设备间同步。

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2、CLK

JESD204B内部包含丰富的时钟资源，在一个JESD的系统中，所有的器件将共用一个（source）时钟源，这个时钟可以称为源时钟。经过源时钟，将产生具体的器件需要的时钟，根据系统的结构不同，所需要的时钟也不同。ADC/DAC的输入时钟称为转换器时钟（converter device clock）,FPGA的输入时钟称为数字逻辑器件时钟(logic device clock)。

Logic device clk是FPGA的输入参考时钟，FPGA将通过Logic device clk生成所需要frame clock、multiframe clock、character clock、sample clcok、bit clock，以上的时钟将在后面进行具体的介绍。

Converter device clock是ADC/DAC的输入参数时钟，同理，ADC/DAC上的所有时钟都由converter device clock时钟衍生而来，衍生的意思指其他的时钟可以由converter clock 通过PLL生成，也可以是converterclock只作为生成其他的时钟的参考或者边沿对齐标志，在本次的设计中，ADC/DAC上的所有时钟由converter device clock倍频或者分频得到，并且他们的相位对齐。

图1：时钟拓扑接口图

如图1所示，系统的时钟管理包括两个部分：clock distribution device 模块，apllication clcok generators模块。

clock distribution device 模块为时钟源控制模块，该模块生成系统中所有的器件需要的时钟，并且包括SYSREF信号，SYSREF是系统中发送器件与接收器件的同步信号。该模块生成接收器和发送器所需要的device clock，在JESD204A中，接收器和发送器的devcie clock必须保持一致，而在JESD204B中，各自的device clock可以是不一致，但是建议各个器件的devcie clock的频率保持整数倍的关系。

2.1 Device clock

Device clock 是所有接收器和发送器的所有时钟来源，每一个发送与接收器都需要一个Device clock，不同器件间的Device clock必须由唯一的Source clock生成。Device clock 可能与frame clock、multiframe clock 的频率不同。但是frame clock、multiframe clock须由Device clock 衍生而成，也可以理解为device clock 是各个器件的PLL的参考时钟。

根据Device clock与frame clock、multiframe clock的关系，JESD204B的时钟模式可以分为以下3类：