yibolsx的博客

关系运算符（>）位运算符（~）、关系运算符（<）、算术运算符（+）、always 引导时序电路描述方法、异步复位、parameter参数、localparam 局部参数（不可通过参数传递由外部修改）、模块例化及参数传递、异步复位、timescale、仿真延时、Verilog 系统数学 函数（$clog2）。该电路为简单时序电路，包含顶层模块、状态机模块、多位十进 制计数器模块，以及第 2.3 节中介绍的分频模块、第 2.4 节中介绍的 数码管扫描显示模块和第 2.5 节中介绍的计数器模块等。

关系运算符（>）位运算符（~）、关系运算符（<）、算术运算符（+）、always 引导时序电路描述方法、异步复位、parameter参数、localparam 局部参数（不可通过参数传递由外部修改）、模块例化及参数传递、异步复位、timescale、仿真延时、Verilog 系统数学 函数（$clog2）。对比按一次按键对应计数结果的变化，可验证按键消抖效果。建立一个按键消抖及验证电路，对一位按键输入信号进行消抖操作，并分别对经过消抖的信号和原始按键信号进行计数，对比验证按键消抖效果。

建立一个数码管扫描显示电路，实现对一组数据的数码管显示。该电路为简单时序电路，包含顶层模块、数码管扫描控制器模块和数 据多选器模块，以及第 2.2 节介绍过的数码管译码模块、第 2.3 节介绍过的分频模块和移位寄存器模块等。理解典型组合电路逻辑：case 译码电路（注意 default 分支），通过实验加深对数码管编码显示数字的理解，除法运算符（/）。典型组合电路逻辑：多选器。观察数码管显示可知，开关从右至左依此8421译码，当只拨动SW1时数码管显示数字1，当波动SW1和SW2时显示数字3。

约束结果如下图，点击保存。鼠标左键双击过程管理区（Process）的布局布 线（Place & Route），或者鼠标左键单击工具栏的布局布线快捷按 键，进行布局布线。（4）代码编写与综合，鼠标左键双击过程管理区（Process）的综合 （Synthesize），或者鼠标左键单击工具栏的综合快捷按键，进行逻 辑综合。（3）新建文件，在工程管理区（Design）空白处单机鼠标右键， 选择新建文件（New File），创建 Verilog 文件 basic_io_demo，并 在文件中输入参考代码。

verilog语言是一种很有用的硬件描述语言，通过两周的学习与实践终于基本实现了老师要求的设计，通过自己动手实践和同学们交流，研究完成了一次设计，掌握了设计应有的基本流程，很开心，也使我对EDA课程verilog语言有了更深刻的了解，同时也增加了我的兴趣。原理：按键采用中断驱动方式，当按键按下以后触发按键中断，在按键中断中开启一个定时器，定时周期为 10ms，当定时时间到了以后就会触发定时器中断，最后在定时器中断处理函数中读取按键的值，如果按键值还是按下状态那就表示这是一次有效的按键。