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RSS订阅原创 allegro中shape的一些基本操作（三）——挖空铜皮（shape）、删除孤岛
点击Shape——Manual Void/Cavity，在这个目录中的功能能够对挖空的shape进行操作。我们在有的时候需要考虑分布电容的对信号完整性的影响，所以需要在整个铜皮的中间挖掉一块铜皮。一般在信号完整性要求比较高的PCB上，是需要去除铺铜产生的孤岛，因为孤岛会产生天线效应。当然既然添加了就需要对这个挖空的地方进行操作，例如删除、移动、复制这个挖空的区域。例如：在下图的元件下面的GND挖掉，先选中挖矩形shape。然后再点击、移动，就能调整这个挖空的位置。然后再用鼠标框选中需要挖空的区域。
2023-10-25 00:46:05
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原创 allegro中shape的一些基本操作（二）——铜皮添加网络、合并shape
有的时候有两个相同网络的铜皮重叠放在一起，我们可以将这两个shape合并在一起。点击shape——merge shapes——然后再点击重叠的两个shape即可。例如下图，想要给这个新添加的shape添加到GND的网络，可以先选中这个shape，让其进入shape编辑模式，然后再右键点击，最后再PCB上点击GND网络。选中铜皮后在铜皮上右键，然后再点击Assign Net，探后在用鼠标点击你想添加的网络（比如下图中GND的焊盘，或者GND的铜皮都行）然后再点击需要合并的两个shape。
2023-10-21 18:45:48
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原创 关于阻抗不连续的原因
一般情况下参考平面都是很宽且连续的，但有的时候，参考平面会被反焊盘给掏空，这时就有可能会出现参考平面的宽度变化的情况。（1）、焊盘的直径：焊盘的直径越大，焊盘和边缘的导体耦合就会增强，也就是容性负载会增加，阻抗会减小。（2）、反焊盘的直径：反焊盘的作用和焊盘类似，反焊盘越大铜平面和焊盘之间的电容就越小，所以阻抗越大。（3）、非功能焊盘：非功能焊盘可以选择去除，去除非功能焊盘的话减少了焊盘和铜平面之间的电容，阻抗会提高。信号传输到分支结构处，表现出的是两条电路并联的效果，会导致阻抗的不连续问题。
2023-09-18 00:49:56
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原创 allegro中添加logo （方法二）
软件环境：cadence 16.6前言：很多时候我们在设计pcb的时候都会在pcb上添加自己产品的logo，现在来介绍另外一种添加logo的方式 ——导入plt文件的方式。
2022-12-14 01:20:45
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原创 allegro中怎样制作和添加logo
软件环境：cadence 16.6前言：在制作pcb的时候有时会想放置自己的logo来标记自己的产品，下面来介绍一下在allegro中制作logo的方法 allegro中制作logo是需要“.bmp”格式的文件。这里的话我们用电脑自带的“画图”来做一下演示。如下图所示，先在“画图”中制作出logo，然后再另存为.bmp格式的文件。（当然用其他方法制作bmp文件也行） Allegro中的logo可以放在mechanical symbol中也可以放在format symbol中，一般是建议做成在forma
2022-11-08 00:54:24
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原创 怎样从别人的原理图中提取原理图库文件（part）？
打开导出的库后，元件是不在OLB文件的根目录下，这样是不可编辑的状态，我们需要将它复制到根目录下，选中导出的两个part然后右键copy，然后再选中OLB文件右键，再点击paste。先选中相应的part，然后再点击file，导出所选的part，然后再新建一个.olb文件或者导出到原有的库文件，再命名需要导出的part如上图所示。这里设置选择的属性为part，这样的或用鼠标框选东西时只会选中part，方便我们选中多个part，如下图所示。
2022-10-24 00:30:48
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原创 allegro中绘制pcb时怎样将丝印调小？
allegro中绘制pcb时怎样将丝印调小？软件版本：allegro16.6 想要设置字体大小先要在allegro软件中设置字体大小的等级，软件中有31个大小等级可以供用户来选择，这31个大小等级的具体大小用户可以自己去调整。图1图2图3 这里的1、2、3………是用户可以预设的字体大小等级，我们需要在这里设置字的具体宽高等参数，后面再改变字体的时候可以直接调用这个大小等级的参数就行了。 然后我们会到主界面change字体大小：图4图5 这里需要注意只勾选text，这
2021-05-17 22:46:13
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原创 allegro中鼠标怎样定位到原点？如何更改原点位置？
allegro中鼠标怎样定位到原点？如何更改原点位置？软件操作环境：allegro 16.6 一般情况下我们只需要在操作的时候输入原点坐标“x 0 0”就能够定位到原点，例如在画走线的时候输入原点坐标： 图1 更改原点的位置的话只需要点击setup——>change drawing origin，然后再输入新的想设置为原点位置的坐标。 图2 ...
2021-05-07 23:47:51
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原创 allegro中怎样将drc设置成被忽略的drc（waivde drc）
allegro中怎样将drc设置成被忽略的drc（waivde drc）问题描述：当我们在绘制原理图的时候有的时候出现的DRC是不会影响pcb的性能的，比如说在板子的接插件槽的拐角处我们想添加一个孔来增加槽的精度，但是这个时候开启了孔到焊盘距离的DRC，如下图：图1 我们但是我们有不想关闭这个DRC，应为其他的地方还需要用到这个DRC，这个时候我们可以将这只出现一次的单DRC设置成为被忽略的DRC（waivde drc）：图2 我们只需要选中DRC右键然后waivde drc就行了：图3图
2021-05-06 23:29:15
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原创 allegro中怎样让当前操作的层显示为高亮？
allegro中怎样让当前操作的层显示为高亮？软件操作版本：16.6有的时候走线需要很多层都打开，但是只想凸显当前操作的层，这个时候就可以将显示模式设置为阴影切换 shadow toggle模式。在这个模式下软件会自动将你没有操作的层变暗一点。...
2021-04-25 21:28:47
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原创 Cadence allegro中怎样设置画图区域的栅格点(grids)
Cadence allegro中怎样设置画图区域的栅格点软件环境：cadence allegro 16.6图1 Cadence中的栅格点表示绘制pcb的时候最小单位。设置栅格点的操作如下：图2 图3 设置格点之前我们需要先设置软件的长度单位为公制的毫米单位millimeter，然后才能设置格点的大小。图4图5 这里的的格点大小可以根据自己的喜好而设计，Non-Etch...
2020-06-07 00:25:18
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原创 Cadence allegro中route keepin怎样显示和隐藏？
Cadence allegro中route keepin怎样显示和隐藏？问题描述：布线区域线框route keepin在哪个地方设置隐藏和显示？软件环境：cadence 16.6图1 在使用cadence allegro中绘制pcb板时我们一般会绘制板框外形（outline）和允许布线的区域（route keepin）。有时候我们绘制好后却没有显示我们可以通过color dialog设置其显示。图2图3...
2020-06-06 17:04:35
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原创 Cadence allegro中PASTMASK_TOP是什么？什么是钢网层？pcb打样中的钢网层是什么、有什么作用？
在利用cadence Pad design绘制元件的焊盘时有PASTMASK_TOP、PASTMASK_BOTTOM这两个参数。这两个参数指的是pcb的钢网层，那么什么是钢网层呢？图1图2图3 钢网层是pcb焊接时给贴片封装的焊盘加焊锡膏使用的（焊锡膏是糊状的焊料，可以涂抹，加热后就和锡一样），如图2、3所示。钢网就是指在贴片焊盘的对应位置的钢片上开出洞洞，然后在刚片上涂抹焊锡膏，焊锡膏会从洞中落入焊盘（如图4所示）。图4 ...
2020-05-30 01:25:54
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原创 Cadence Orcad之中新建的原理图工程如何使用之前工程之中的元件库？
问题描述：cadence原理图绘制时，工程1中的元件是自己之前有的元件，工程2是自己现在要进行的工程，如何将工程1中的元件库加入工程2中？
2020-05-15 01:20:45
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原创 Altium design 原理图库中怎样给元件快速添加引脚名称
我们在建立原理图库的时候，有时候需要自己根据芯片的数据手册来进行绘制原理图元件，但是我们绘制的时芯片的每一个引脚的名字更改的时候总是很麻烦，这里介绍一种方便一点的方法来更改芯片引脚名称。我们以51单片机为例：画完元件的原理图后，我们需要找到51单片机的数据手册：数据手册一般是用PDF格式，我们需要新建一个Excel表格文档，将数据手册中芯片引脚的名字复制到表格之中。注意因为是P...
2019-08-25 21:10:06
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